WSN射频芯片中6 GHz RF CMOS低功耗双模前置分频器的设计

介绍了一种可以应用在无线传感网射频芯片中的超高速、低功耗32/33双模前置分频器的内部结构、电路设计原理以及版图设计.该前置分频器采用0.18 μm RF CMOS工艺制作,工作频率范围为1～6 GHz,工作温度范围为-20～+80℃,在I.8 V电压下正常工作频率为4.8 GHz,最高工作频率达到6 GHz,电源电流为2.5 mA,满足系统指标要求.     

1.2V 6GHz 1.19mW 32/33前置分频器的设计

基于4/5双模SCL分频结构设计了一个高速、低压、低功耗的32/33双模前置分频器。该设计基于TSMC90nm1P9M CMOS工艺,利用Mentor Graphics Eldo工具仿真,结果表明该分频器最高工作频率达6GHz,在电源电压1.2V,输入6GHz情况下,功耗仅1.19mW。     

一种超低功耗5.8GHz双模前置分频器设计

基于目前流行的TSPC高速电路,利用TSMC90nm 1P9M 1.2V CMOS工艺设计了高速、低压、低功耗32/33双模前置分频器,其适用于WLAN IEEE802.11a通信标准。运用Mentor Graphics Eldo对该电路进行仿真,仿真结果显示,工作在5.8GHz时功耗仅0.8mW,电路最高的工作频率可达到6.25GHz。     

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。     

基于CML结构的高速4/5双模分频器

为了满足射频系统高速的需求,在0.13μm SiGe BiCMOS工艺下,基于电流模逻辑（current mode logic,CML）,设计了一款高速4/5双模分频器。在传统电路的基础上提出了嵌入逻辑门技术和主次锁存器尺寸非对称技术来减少路径的延时,提高双模分频器的最高工作频率。工作电源电压3.3 V,输入信号摆幅400 m V下,经过后仿真验证,工作频率可覆盖4 GHz～24 GHz。     

一种用于高速锁相环的整数分频器设计

根据IEEE 802.3ae XAUI协议中锁相环的设计指标,基于65 nm CMOS工艺,设计实现了一种高速可编程整数分频器。采用高性能D型触发器对压控振荡器输出时钟进行预分频,分频器由4/5双模预分频器、2 Bit和5 Bit计数器组成,可实现8~131的连续分频比。[JP]仿真结果表明,在1 V供电条件下,分频器最高工作频率可达4.375 GHz,消耗电流＜0.4 mA。     

高速双模前置分频器的速度优化设计

给出了一种新的高速动态有比cMOS D触发器的设计.在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构.经HSPICE模拟,在0.8μmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路.     

新型双模前置32/33分频器设计

提出了一种新颖的分频器设计方案,在高频段采用改进的CMOS源耦合逻辑(SCL)结构的主从D-Latch进行分频;在低频段采用自锁存的D触发器进行分频,从而实现高速、低功耗、低噪声双模前置32/33分频器。基于TSMC的0.18!mCMOS工艺,利用CadenceSpectre工具进行仿真。该分频器最高工作频率可达到5GHz,在27℃、电源电压为1.8V、工作频率为5GHz时,电路的功耗仅4.32mW(1.8V×2.4mA)。     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

基于E-TSPC技术的10 GHz低功耗多模分频器的设计北大核心CSCD

基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。     

一种采用新触发器的高速CMOS前置分频器

在锁相环设计中 ,前置双模分频器 (DMP)是一个速度瓶颈 .文中提出一种新的分析方法 ,将限制 DMP速度的因素分为两个方面 ,寄存器级限制 (RL L)和电路级限制 (CL L) .指出影响 DMP速度的原因在 CL L.提出了时钟延迟技术 (CDT)并采用高速触发器 ,解决 CL L 问题 .通过版图提取后仿真显示 ,用这种触发器构成的 0 .8μm n阱CMOS DMP在 5 V下工作频率达到 2 .4GHz     

一种采用新触发器的高速CMOS前置分频器

在锁相环设计中,前置双模分频器(DMP)是一个速度瓶颈.文中提出一种新的分析方法,将限制DMP速度的因素分为两个方面,寄存器级限制(RLL)和电路级限制(CLL).指出影响DMP速度的原因在CLL.提出了时钟延迟技术(CDT)并采用高速触发器,解决CLL问题.通过版图提取后仿真显示,用这种触发器构成的0.8μmn阱CMOSDMP在5V下工作频率达到2.4GHz.     

一种CMOS高速可编程双模前置分频器

在锁相环设计中,双模前置分频器(dual—modulus prescaler)是一个速度瓶颈,而D触发器是限制其速度的主要因素。我们对传统的Yuan-Svensson真正单相时钟(TSPC)D触发器(DFF)做了改进,给出了动态有比D触发器的结构,该触发器结构简单,工作频率高,功耗低。并基于此设计了一个可变分频比双模前置分频器,可适用于多种无线通信标准。采用0．35μm CMOS工艺参数进行仿真,结果表明,在3．3V电源电压下其工作频率可达4．1GHz。     

一种可编程高速宽带分频器

基于0.18 μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法.提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带.实测验证结果表明,该分频器工作频率可覆盖1～10 GHz,整个频带射频输入灵敏度均低于-10 d...     

面向100 GHz+数模混合电路的0.5 μm InP DHBT工艺（英文）

报道了一种高性能的3英寸磷化铟双异质结双极型晶体管工艺.发射极尺寸为0.5μm×5μm的磷化铟双异质结双极型晶体管,电流增益截止频率以及最高振荡频率分别达到350 GHz以及532 GHz,击穿电压4.8 V.基于该工艺研制了114 GHz静态分频器以及170 GHz动态分频器两款工艺验证电路,这两款电路的工作频率均处于国内领先水平.     

面向100GHz+数模混合电路的0.5μm InP DHBT工艺

本文报道了一种高性能的3英寸磷化铟双异质结双极型晶体管工艺。发射极尺寸为0.5×5μm2的磷化铟双异质结双极型晶体管,电流增益截止频率以及最高振荡频率分别达到350GHz以及532GHz,击穿电压4.8V。基于该工艺研制了114GHz静态分频器以及170GHz动态分频器两款工艺验证电路,这两款电路的工作频率处于国内领先水平。     

6GHz新型高速低功耗分频器

高速数字分频器在基于锁相环的时钟产生电路中具有广泛的应用．在典型D触发器的基础上,文中提出了一种可响应6GHz输入时钟的改进型二分频结构,并实现了2-256连续分频的新型吞脉冲多模分频器．新型分频器结构简单并且不需要双模预分频单元,功耗和面积开销大幅度的降低．基于65rimCMOS工艺设计实现了该高速分频器,版图后仿真结果表明,分频器功能正确,且工作于6GHz时功耗不大于1．3mW．     

2.4GHz动态CMOS分频器的设计

对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路.该分频器大大提高了工作频率,采用0.6μm CMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW.     

一种采用交错耦合VCO和高速前置分频器的频率合成器

文章提出了一种采用延迟单元交错耦合压控振荡器（VCO）和高速双系数前置分频器的锁相环（PLL）频率合成器设计方法。采用0．25μm的CMOS工艺模型,在Cadence环境下模拟,在相同级数情况下,设计获得的VCD比传统顺序连接的VCO速度快1．4倍;运用动态D触发器实现的双系数前置分频器,最高速度可达2GHz。该锁相环频率合成器在400MHz-1.1GHz的宽频范围内都能保持良好的相位跟踪特性,温度系数为886ppm/℃,电源反射比为3．3％／V。     

8~25 GHz 1∶8高速分频器的设计

采用IBM 0.13 μm CMOS工艺,在锁相环系统电源电压2.5 V的条件下,以三级分频器级联的方式实现了一款8~25 GHz 1∶8高速分频器电路。为了获得更高的工作速度和灵敏度,设计中对传统的伪差分结构锁存器进行了拓扑和版图优化,基本的二分频单元由锁存器和输出缓冲级电路构成,以保证版图布线后信号传输的衰减最低。后仿真结果表明:在电源电压2.5 V时,分频器的核心电路(第一级)功耗为21.75 mW,对应的版图尺寸为70 μm×35 μm;在输入信号峰峰值900 mV的条件下,分频范围达到8~25 GHz,并通过了所有工艺角和温度仿真。