应用400℃低温Si技术制备应变Si沟道pMOSFET

在利用分子束外延方法制备Si Ge p MOSFET中引入了低温Si技术.通过在Si缓冲层和Si Ge层之间加入低温Si层,提高了Si Ge层的弛豫度.当Ge主分为2 0 %时,利用低温Si技术生长的弛豫Si1 - x Gex 层的厚度由UHVCVD制备所需的数微米降至4 0 0 nm以内,AFM测试表明其表面均方粗糙度(RMS)小于1.0 2 nm.器件测试表明,与相同制备过程的体硅p MOSFET相比,空穴迁移率最大提高了2 5 % .     

应用400℃低温Si技术制备应变Si沟道pMOSFET

在利用分子束外延方法制备SiGe pMOSFET中引入了低温Si技术.通过在Si缓冲层和SiGe层之间加入低温Si层,提高了SiGe层的弛豫度.当Ge主分为20%时,利用低温Si技术生长的弛豫Si1-xGex层的厚度由UHVCVD制备所需的数微米降至400nm以内,AFM测试表明其表面均方粗糙度(RMS)小于1.02nm.器件测试表明,与相同制备过程的体硅pMOSFET相比,空穴迁移率最大提高了25%.     

应变Si1-xGex沟道PMOSFET空穴局域化研究

为充分利用应变 Si Ge材料相对于 Si较高的空穴迁移率 ,研究了 Si/Si Ge/Si PMOSFET中垂直结构和参数同沟道开启及空穴分布之间的依赖关系。在理论分析的基础上 ,以数值模拟为手段 ,研究了栅氧化层厚度、Si帽层厚度、Si Ge层 Ge组分及厚度、缓冲层厚度及衬底掺杂浓度对阈值电压、交越电压和空穴分布的影响与作用 ,特别强调了 δ掺杂的意义。模拟和分析表明 ,栅氧化层厚度、Si帽层厚度、Si Ge层 Ge组分、衬底掺杂浓度及 δ掺杂剂量是决定空穴分布的主要因素 ,而 Si Ge层厚度、缓冲层厚度和隔离层厚度对空穴分布并不敏感。最后总结了沟道反型及空穴分布随垂直结构及参数变化的一般规律 ,为优化器件设计提供了参考。     

基于HfO2栅介质的Ga2O3 MOSFET器件研制

采用金属有机化学气相沉积(MOCVD)方法在(010) Fe掺杂半绝缘Ga2O3同质衬底上外延得到n型β-Ga2O3薄膜材料,材料结构包括400 nm的非故意掺杂Ga2O3缓冲层和40 nm的Si掺杂Ga2O3沟道层.基于掺杂浓度为2.0×1018 cm-3的n型β-Ga2O3薄膜材料,采用原子层沉积的25 nm的HfO2作为栅下绝缘介质层,研制出Ga2O3金属氧化物半导体场效应晶体管(MOSFET).器件展示出良好的电学特性,在栅偏压为8V时,漏源饱和电流密度达到42 mA/mm,器件的峰值跨导约为3.8 mS/mm,漏源电流开关比达到108.此外,器件的三端关态击穿电压为113 V.采用场板结构并结合n型Ga2O3沟道层结构优化设计能进一步提升器件饱和电流和击穿电压等电学特性.     

采用SiGe虚拟衬底高迁移率应变硅材料的制备和表征

研究了生长在弛豫Si0.79Ge0.21/梯度Si1-xGex/Si虚拟衬底上的应变硅材料的制备和表征,这一结构是由减压外延气相沉积系统制作的.根据双晶X射线衍射计算出固定组分SiGe层的Ge浓度和梯度组分SiGe层的梯度,并由二次离子质谱仪测量验证.由原子力显微术和喇曼光谱测试结果得到应变硅帽层的表面粗糙度均方根和应变度分别为2.36nm和0.83%;穿透位错密度约为4×104cm-2.此外,发现即使经受了高热开销过程,应变硅层的应变仍保持不变.分别在应变硅和无应变的体硅沟道上制作了nMOSFET器件,并对它们进行了测量.相对于同一流程的体硅MOSFET,室温下观测到应变硅器件中电子的低场迁移率显著增强,约为85%.     

采用SiGe虚拟衬底高迁移率应变硅材料的制备和表征

研究了生长在弛豫Si0.79Ge0.21/梯度Si1-xGex/Si虚拟衬底上的应变硅材料的制备和表征,这一结构是由减压外延气相沉积系统制作的.根据双晶X射线衍射计算出固定组分SiGe层的Ge浓度和梯度组分SiGe层的梯度,并由二次离子质谱仪测量验证.由原子力显微术和喇曼光谱测试结果得到应变硅帽层的表面粗糙度均方根和应变度分别为2.36nm和0.83%;穿透位错密度约为4×104cm-2.此外,发现即使经受了高热开销过程,应变硅层的应变仍保持不变.分别在应变硅和无应变的体硅沟道上制作了nMOSFET器件,并对它们进行了测量.相对于同一流程的体硅MOSFET,室温下观测到应变硅器件中电子的低场迁移率显著增强,约为85%.     

高电子迁移率Si/SiGe异质结构:缓解性SiGe缓冲层的影响

在不同类型的部分缓解性SiGe缓冲层上生长了n型调制掺杂Si/SiGe异质结构,采用这一材料系统是为了得到足够大的导带突变。对样品进行了各种测试分析,如二次离子质谱,x光摆动像分析,透射电子显微镜分析,卢瑟福背散射分析和变温霍尔测量。在750℃生长的厚的线性渐变SiGe缓冲层样品中得到了最高的霍尔迁移率为1.5K下173000cm~2V~(-1)s~(-1)。这一层序达到的室温迁移率约为1800cm~2V~(-1)s~(-1)。发现不管是用没有Ge组分渐变的一般缓冲层,还是直接用有源层是调制掺杂SiGe势垒开始以缓解应变了的Si阱层,主要是在低温下霍尔迁移率严重地下降。     

锗近红外光电探测器制备工艺研究进展

Ge材料由于在近红外波段具有较大的吸收系数、高的载流子迁移率、以及与Si工艺相兼容等优势而被视为制备近红外光电探测器最理想的材料之一。针对Ge光电探测器制备过程中面临的挑战,文中综述了近年来笔者所在的课题组在Ge探测器材料、器件及工艺方面的研究进展。首先介绍了Si基Ge材料的制备工艺,利用低温缓冲层生长技术、Ge/Si键合技术、Ge浓缩技术等分别制备得到高晶体质量的Si基Ge材料。研究了Ge材料n型掺杂工艺,利用离子注入结合两步退火处理（低温预退火和激光退火）以及利用固态磷旋涂工艺等分别实现Ge材料n型高掺浅结制备。最后探究了金属/Ge接触势垒高度的调制方法,结合金属中间层和透明导电电极ITO制备得到性能良好的Ge肖特基光电探测器。     

薄虚拟SiGe衬底上的应变Si pMOSFETs

成功地试制出薄虚拟SiGe衬底上的应变Si pMOSFETs.利用分子束外延技术在100nm低温Si(LT-Si)缓冲层上生长的弛豫虚拟Si0.8Ge0.2衬底可减薄至240nm.低温Si缓冲层用于释放虚拟SiGe衬底的应力,使其应变弛豫.X射线双晶衍射和原子力显微镜测试表明:虚拟SiGe衬底的应变弛豫度为85%,表面平均粗糙度仅为1.02nm.在室温下,应变Si pMOSFETs的最大迁移率达到140cm2/(V·s).器件性能略优于采用几微米厚虚拟SiGe衬底的器件.     

低温硅结合离子注入技术制备应变Si材料

为制作应变硅MOS器件,给出了一种制备具有高表面质量和超薄SiGe虚拟衬底应变Si材料的方法。通过在Si缓冲层与赝晶Si0.8Ge0.2之间设置低温硅（LT-Si）层,由于失配位错限制在LT-Si层中且抑制线位错穿透到Si0.8Ge0.2层,使表面粗糙度均方根值（RMS）为1.02nm,缺陷密度系106cm-2。又经过P+注入和快速热退火,使Si0.8Ge0.2层的应变弛豫度从85.09%增加到96.41%,且弛豫更加均匀。同时,RMS（1.1nm）改变较小,缺陷密度基本没变。由实验结果可见,采用LT-Si层与离子注入相结合的方法,可以制备出满足高性能器件要求的具有高弛豫度、超薄SiGe虚拟衬底的高质量应变Si材料。     

用减压化学气相沉积技术制备应变硅材料

利用减压化学气相沉积技术,制备出应变Si/弛豫Si0.9Ge01/渐变组分弛豫SiGe/Si衬底.通过控制组分渐变SiGe过渡层的组分梯度和适当优化弛豫SiGe层的外延生长工艺,有效地降低了表面粗糙度和位错密度.与Ge组分突变相比,采用线性渐变组分后,应变硅材料表面粗糙度从3.07nm减小到0.75nm,位错密度约为5×104 cm-2,表面应变硅层应变度约为0.45%.     

用减压化学气相沉积技术制备应变硅材料

利用减压化学气相沉积技术,制备出应变Si/弛豫Si0.9Ge01/渐变组分弛豫SiGe/Si衬底.通过控制组分渐变SiGe过渡层的组分梯度和适当优化弛豫SiGe层的外延生长工艺,有效地降低了表面粗糙度和位错密度.与Ge组分突变相比,采用线性渐变组分后,应变硅材料表面粗糙度从3.07nm减小到0.75nm,位错密度约为5×104 cm-2,表面应变硅层应变度约为0.45%.     

用减压化学气相沉积技术制备应变硅材料

利用减压化学气相沉积技术，制备出应变Si/弛豫Si0.9Ge0.1/渐变组分弛豫SiGe/Si衬底. 通过控制组分渐变SiGe过渡层的组分梯度和适当优化弛豫SiGe层的外延生长工艺，有效地降低了表面粗糙度和位错密度.与Ge组分突变相比，采用线性渐变组分后，应变硅材料表面粗糙度从3.07nm减小到0.75nm，位错密度约为5E4cm-2，表面应变硅层应变度约为0.45%.     

应变SiGe沟道pMOSFET的击穿特性

以半导体器件二维数值模拟程序Medici为工具,模拟和对比了SiGe pMOS同Si pMOS的漏结击穿电压随栅极偏压、栅氧化层厚度和衬底浓度的变化关系;研究了SiGe pMOS垂直层结构参数硅帽层厚度、SiGe层厚度及Ge剂量和p+ δ掺杂对于击穿特性的影响.发现SiGe pMOS击穿主要由窄带隙的应变SiGe层决定,击穿电压明显低于Si pMOS并随Ge组分增加而降低;SiGe/Si异质结对电场分布产生显著影响,同Si pMOS相比电场和碰撞电离具有多峰值分布的特点;Si帽层及SiGe层参数对击穿特性有明显影响,增加p型δ掺杂后SiGe pMOS呈现穿通击穿机制.     

抑制 SOIp- MOSFET中短沟道效应的 GeSi源 /漏结构

提出在 SOI p- MOSFET中采用 Ge Si源 /漏结构 ,以抑制短沟道效应 .研究了在源、漏或源与漏同时采用 Ge Si材料对阈值电压漂移、漏致势垒降低 (DIBL)效应的影响 ,并讨论了 Ge含量及硅膜厚度变化对短沟道效应及相关器件性能的影响 .研究表明 Ge含量应在提高器件驱动电流及改善短沟道效应之间进行折中选择 .对得到的结果文中给出了相应的物理解释 .随着器件尺寸的不断缩小 ,Ge Si源 /漏结构不失为 p沟 MOS器件的一种良好选择     

在薄硅外延片上制备高频肖特基势垒二极管

采用超高真空化学气相沉积技术,在n型重掺Si衬底上生长了轻掺的薄硅外延层,利用扩展电阻和原子力显微分析对外延层进行了检验.结果表明,重掺Si衬底与薄硅外延层之间的界面过渡区陡峭,外延层厚度在亚微米级,掺杂浓度为1017cm-3.在此外延片上制备了高频肖特基二极管的原型器件,与传统的硅基肖特基二极管相比截止频率有了大幅提高.     

在薄硅外延片上制备高频肖特基势垒二极管

采用超高真空化学气相沉积技术,在n型重掺Si衬底上生长了轻掺的薄硅外延层,利用扩展电阻和原子力显微分析对外延层进行了检验.结果表明,重掺Si衬底与薄硅外延层之间的界面过渡区陡峭,外延层厚度在亚微米级,掺杂浓度为10 1 7cm- 3.在此外延片上制备了高频肖特基二极管的原型器件,与传统的硅基肖特基二极管相比截止频率有了大幅提高     

干法氧化制备SiGe弛豫缓冲层及其表征

SiGe弛豫缓冲层是高性能Si基光电子与微电子器件集成的理想平台.通过1000℃干法氧化组分均匀的应变Si0.88Ge0.12层,在Si衬底上制备了表面Ge组分大于0.3,弛豫度大于95%,位错密度小于1.2×105cm-2的Ge组分渐变SiGe弛豫缓冲层.通过对不同氧化时间的样品的表征,分析了氧化过程中SiGe应变弛豫的主要机制.     

干法氧化制备SiGe弛豫缓冲层及其表征

SiGe弛豫缓冲层是高性能Si基光电子与微电子器件集成的理想平台.通过1000℃干法氧化组分均匀的应变Si0.88Ge0.12层,在Si衬底上制备了表面Ge组分大于0.3,弛豫度大于95%,位错密度小于1.2×105cm-2的Ge组分渐变SiGe弛豫缓冲层.通过对不同氧化时间的样品的表征,分析了氧化过程中SiGe应变弛豫的主要机制.     

用气态源分子束外延生长法制备Si/SiGe/Si nPn异质结双极晶体管

用气态源分子束外延法制备了Si/SiGe/Si npn异质结双极晶体管.晶体管基区Ge组分为0.12,B掺杂浓度为1.5×101 9cm-3, SiGe合金厚度约45nm.直流特性测试表明,共发射极直流放大倍数约50,击穿电压VCE约9V;射频特性测试结果表明,晶体管的截止频率为7GHz,最高振荡频率为2.5GHz.