LHC光纤数据链路传输中LOCic系统编解码延时测量

在高速数据传输中,数据传输延时是表征编解码系统性能的重要参数,特别是在欧洲核子中心LHC(大型强子对撞机)ATLAS(超环面仪器实验)探测器读出系统里尤为重要.针对将用于LHC ATLAS实验升级中的LOCic(线码在芯片专用集成电路)线性编码系统的FPGA实现给出了其延时参数测量的设计方法和实现过程.准确地测得了延时大小,说明了LOCic线性编码的低延时特性,为用于ATLAS实验升级中对该线性编码系统性能标定提供了依据.     

基于FPGA的高速数据流差错注入器设计

LOCic是针对欧洲核子中心LHC的ATLAS中液氩量能器前端电子单元的两通道、耐辐射、低功耗高速串行传输器。该系统工作在强微粒子辐射环境下,其高速数据采集和传输会出现突发的多位连续数据位错和数据流位滑。针对上述情况,基于Stratix II GX FPGA设计了模拟以上差错现象的注入器,用于后端数据解码和恢复系统的设计与测试。测试和实验结果表明,该差错注入器有效可行。     

多核DSP系统高速传输核心的IP设计

针对现代高性能嵌入式系统对高速数据传输的应用需求,RapidIO高速串行总线作为新一代嵌入式系统互联总线,具有高速度、低延时、高可靠性等特性,能够很好地适应嵌入式多核DSP系统高速数据传输的要求。本文介绍了互联总线的发展过程,分析了高速串行RapidIO协议特点,针对多核DSP领域嵌入式系统的要求,给出了基于串行Ra-pidIO总线互联的核心IP设计。     

可编程PCI Express高速串行传输系统的设计与实现

随着数字通信技术的飞速发展和普及,各类高速串行传输系统也得到了广泛应用,并在工程实践中,发挥着越来越重要的作用。文章首先对高速串行数据传输领域的相关技术做了概述,并调研了国内外相关技术现状及发展趋势,然后针对某工程需要设计了一套高速串行数据传输系统,在FPGA平台上,利用了PCI-Express,Fibre Channel,DDR缓存等诸多先进技术,达到了较高性能指标,取得了良好实用效果。     

RocketIO的高速串行通道设计与验证

介绍Xilinx公司的Virtex-4 FX系列FPGA中用于解决高速串行互连问题的Rocket IO模块的基本工作原理,并通过开发板验证了该模块在高速数据传输中的可靠性。实验结果表明：该模块的数据传输速率达到3Gb／s,数据传输的误码率在10^-10数量级,传输距离达100cm,可以满足大量数据的实时传输的需要,具有很好的工程应用前景。     

基于TLK2711的高速图像数据串行传输系统

本文设计了一种适用于高速、多通道CCD图像数据的串行传榆系统,以TLK2711高速串行收发器为传输核心,将高速差分传榆技术应用于系统的图像数据传输部分.详细介绍了该收发器的工作原理和功能组成.该设计已成功应用在某八通道TDICCD成像系统中,实现了图像数据的实时、稳定、高速传输.     

基于RocketIO的SAR 雷达系统高速串行传输的实现

高速数据传输一直是合成孔径雷达系统设计的一个重点和难点。针对Xilinx 的Virtex2ⅡPRO 系列FPGA 内嵌的Rocket IO 收发器模块, 设计了一块应用于SAR 雷达通信系统中的高速串行I/O 电路板。该板充分利用了芯片中集成的Rocket IO 收发器模块, 采用BREFCLK 差分输入参考时钟, 8B/10B 编码, 预加重处理技术等, 实现了多个通道的高速互连。通过实际系统验证了这种传输的可靠性。实验结果表明: 采用Rocket IO 模块进行高速串行传输设计, 可极大简化片上逻辑电路和片外PCB 板图的设计。     

基于RocketIO的SATA物理层高速串行传输实现

高速数据传输是硬盘存储系统设计的一个重点和难点,针对Virtex-4系列FPGA内嵌的RocketIO收发器模块,设计应用于SATA物理层的高速串行数据传输电路。对SATA物理层功能要求进行分析,描述RocketIO收发器的内部结构特点和工作原理,详细讨论基于RocketIO收发器的SATA物理层电路逻辑设计,重点介绍RocketIO收发器的时钟控制和复位的配置。实验结果表明:采用RocketIO收发器进行高速串行传输设计,符合SATA物理层设计要求,并提高系统的集成度和可靠性,为SATA接口的固态硬盘开发奠定基础。     

基于FPGA的通用高速串行互连协议设计

为提高高速通信系统的数据传输带宽,设计了一种基于FPGA、采用8b/10b编/解码、可应用于芯片与芯片或背板与背板之间通信的通用高速申行互连传输协议。介绍了点对点传输、全双工通信的协议体系结构,论述了协议物理层中数据传输时的串/并数据转换方法和帧同步机制,给出了协议链路层中循环冗余校验码算法、扰码/解扰模块、数据封装格式以及链路层控制器的设计。实验结果表明,系统设计的16bit位宽数据经8b/10b编码后,串行速率达到了1.25Gbps。     

基于串行背板技术的声呐数据传输系统设计

根据拖曳线列阵声呐工作特点和水声信号传输的特殊要求，提出了一种基于高速背板串行传输技术的全数字式水声信号多路传输方法。该方法选用CY78923／CY78933作为物理层芯片解决水声信号的高速串行传输，采用复用／竞争的思想实现多路数据混合传输。并通过同步互联技术解决模块间的同步采集问题。硬件上设计了以可编程逻辑器件为核心的数据采集模块和串行背板传输模块。该系统可适用于传输电缆体积受到严格限制，且需要同步多路数据采集的数据传输场合。     

High-speed,fixed-latency serial links with Xilinx FPGAs简

High-speed, fixed-latency serial links find application in distributed data acquisition and control systems, such as the timing trigger and control （TTC） system for high energy physics experiments. However, most high-speed serial transceivers do not keep the same chip latency after each power-up or reset, as there is no deterministic phase relationship between the transmitted and received clocks after each power-up. In this paper, we propose a fixed-latency serial link based on high-speed transceivers embedded in Xilinx field programmable gate arrays （FPGAs）. First, we modify the configuration and clock distribution of the transceiver to eliminate the phase difference between the clock domains in the transmitter/receiver. Second, we use the internal alignment circuit of the transceiver and a digital clock manager （DCM）/phase-locked loop （PLL） based clock generator to eliminate the phase difference between the clock domains in the transmitter and receiver. The test results of the link latency are shown. Compared with existing solutions, our design not only implements fixed chip latency, but also reduces the average system lock time.     

A low-latency list decoder for polar codes

Successive cancellation (SC) is a low complexity serial decoding algorithm for polar codes, and successive cancellation list (SCL) can achieve excellent error-correcting performance. However, SCL decoder suffers from long decoding latency compared with belief propagation (BP) decoder. In this paper, a low-latency list decoder whose latency performance can approach that of BP deocder is proposed. A prunable subtree recognizing scheme based on H-Matrix check is proposed by taking the reliability of frozen bits into account. Then, a latency-reduced list decoder based on the prunable constituent codes is proposed. Simulation results show that the decoding latency of proposed list scheme can be reduced significantly, especially for high signal noise ratio (SNR) region.     

并行Huffman解码器算法分析与实现

介绍了一种新颖的并行Huffman解码器及算法的实现方法，这种解码器最大的优点是它能够在一个进钟节拍中同时处理多个数据，从而克服了串行处理技术中实时性差的缺点。这种并行Huffman译码技术在数字通信领域将会有很大的使用价值。     

超宽带系统中维特比译码器的设计与实现

提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期。在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作。并行使用 2个该译码器,可对系统中所有8种速率的数据译码。     

用于H.264的Turbo码非均等译码保护策略

从最新的H．264视频压缩标准出发，提出一种基于H．264的数据分类和Turbo码的非均等译码保护的策略。针对Turbo码译码的特点译码迭代次数越多，纠错能力越强，但带来更多的译码复杂度和时延即消耗较多的功率。对于H．264三种数据分类，按照信息比特重要性的不同进行非均等译码保护，重要的数据给予更多的迭代次数的译码，次重要的数据给予较少的迭代次数的译码，以实现性能和功耗的折衷。仿真结果表明，本文算法不仅能提高解码质量，而且在实时中能减少时延和复杂度及功耗，特别适用于视频手机和手持设备业务。     

流水线结构RS(255,223)译码器的VLSI设计

ＲＳ码已经广泛应用于通信系统,计算机系统,存储介质,网络和数字电视中,以提高数据的可靠性;ＲＳ（２５５,２２３）码是美国航空航天局（ＮＡＳＡ）和欧洲空间站（ＥＳＡ０在深空卫星通信系统中所采用的标准外码。文中用Ｔｏｐ－ｄｏｗｎ设计方法完成了采用频域译码算法的ＲＳ（２５５,２２３）译码器的ＶＬＳＩ设计,提出了一个ＧＦ（２５６）上串行计算的流水线结构的２５５点ＩＦＦＴ,该结构的ＩＦＦＴ与译码器的其它模块     

基于TMS320C642的语音解码实现

该文根据G.729编解码理论和具体解码流程,结合TI公司DSP产品TMS320C6000系列的TMS320DM642、CCS6000集成开发环境以及G.729的硬件实现平台,提出了DSP传送数据给ARM的算法,以及实现G.729解码算法的主要程序,在最后给出了G.729解码的结果。实验表明：该方案能够成功地实现语音解码。该方法具有低延迟、低速率、高语音质量的优点。     

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。     

并行CISC指令译码器的设计与实现*

针对x86系列兼容微处理器串行译码速度慢、效率低的缺点,提出了一种并行译码器设计方案.该方案将整个译码过程分为长度译码和地址译码两个阶段进行流水译码,在指令不带前缀的情况下单拍完成长度译码,支持任意两条指令并行译码,提高了译码效率.其使用Verilog-HDL进行描述,SYNOPSYS-DV在SMIC CMOS 0.18工艺库下进行综合.结果表明完全达到了设计要求.     

高速串行链路中的一种数据提取方法

串行链路通信技术能够减少大规模系统互连的复杂性,提高互连网络的系统带宽。由于串行链路没有提供统一时钟采样数据,因此数据及同步信息的提取是其关键技术。本文针对数据提取问题对三种已有的实现方法进行了分析,并提出了一种无需调整时钟相位的收端直接选择法。该方法逻辑简洁,工程实现容易。