重影消除自适应均衡芯片设计

提出了一种重影消除自适应均衡芯片设计．该芯片采用自适应算法、内置576抽头数字滤波器，可完成重影消除的所有功能。芯片高度集成，内嵌DSP控制器、存储器、同步检测器、D／A、A／D及用户编程。该芯片采用3．3V电源电压、0．35μm CMOS工艺生产制造，80-pin的QFP封装；在典型工作频率下最大功耗为1．3W。     

单片机数字电压表的设计与制作

本文介绍一种基于51单片机的简易数字电压表的设计制作,该设计主要由三个模块组成：A／D转换模块,数据处理模块及显示模块。A／D转换主要由芯片ADC0808来完成,它负责把采集到的模拟量转换为相应的数字量在传送到数据处理模块。数据处理则由芯片AT89C51来完成,其负责把ADC0808传送来的数字量经过一定的数据处理,产生相应的显示码送到显示模块进行显示。数字电压表测量分为OV－1．999V,2．000V-19．99V,20．00V-199．9V,200．0V-1999V四个档位,并通过一个四位一体的7段数码管显示出来。     

内嵌EEPROM的升压LED驱动器控制芯片设计

设计了一款集成了输入串行数字接口、内嵌EEPROM单元的同步整流升压式DC-DC转换芯片,用于手机背光灯的白光发光二极管(LED)驱动控制.通过内嵌的8位EEPROM存储阵列电路对芯片进行配置可得到3个不同型号的芯片系列,分别驱动3、4、5个串联白光二极管,并依次对应三种过压保护阈值(14.5、18.5和23.5V).该芯片可采用1、1.2、1.4和1.6MHz高频开关频率,具体频率可通过EEPROM进行配置,给芯片外围电路的设计带来了极大的灵活性.同时,可利用EEPROM单元对芯片中的参考电压基准电路进行校准,提升芯片性能.     

地面/卫星数字接收两用机TX6832ST

现在数字卫星接收机的制造技术已相当成熟，当然这得益于大规模专用芯片的成功运用．使得只需简单的外围电路，就可以实现一部数字接收机的全部功能，而且价格非常之便宜．已经到了惊人的地步。当然．DVB接收机的技术水平不可能只停留在这个层面上．而是要向更高的层次发展．一是采用更新的技术，     

双闹钟数字时钟芯片设计

简述了一种双闹钟数字时钟芯片的设计分析，具体介绍了其中三态输入电路、可逆计数器、输出解码／驱动器等电路的设计。这种数字时钟芯片用途广泛，外围电路简单，并可以选择利用电网的50／60Hz作为烦率基准和电源，适用于数字钟、钟控收音机产品的应用。     

便携产品设计的低电压逻辑问题

低电压设计是一种混合电压设计。微处理器芯核可在低到0．8V电压下运行，但是其与外部的接日仍主要用2．5V和3．3V。混合电压设计极大地推动了对混合逻辑器件的需求。随着总线速度逐渐提高，保持信号的完整性和驱动能力是一个复杂的任务。芯片制造商正在采取措施来使噪声最小而制作的器件能工作在100MHz或更高频率。混合电压设计权威人士预测，5V逻辑会从90年代初开始退出市场。在1989年有很多关于3．3V逻辑的讨论，并预测会很快向3．3V逻辑过渡，但这种过渡并没有出现。直到现在，便携设计才开始占主导地位。在便携设计中低电压增长情…     

LM2853：同步降压稳压器

美国国家半导体推出SIMPLE SWITCHER系列芯片新型号产品LM2853。这款高效率3A同步降压稳压器，只需极少其他元件支持，便可利用3．3V或5V的电源供应，为FPGA数字信号处理器及专用集成电路等低输入电压数字芯片提供稳压供电。     

全数字可编程彩色电视信号解码器—Bt812的设计

在电视信号的数字化处理与传输中,复合全电视信号解码是整个处理过程的第一步,它的作用是将复合电视信号解码为数字YUV或数字RGB信号。解码器的质量通常对整个处理系统的性能指标有决定性的作用,并将影响最终的图象质量。本文介绍了一种以Bt812为中心的全数字可编程彩色电视信号解码器的设计。该芯片在图象质量和同步性能方面都有较好的效果,同时具有外围电路简单,编程灵活,应用范围广泛等特点,有广泛的应用前景。     

数字阵列雷达数字收发ASIC芯片设计

数字收发电路主要功能为实现模拟中频/射频信号到数字基带信号的变换以及利用数字合成方式产生模拟中频/射频信号,广泛应用于通信和雷达的收发系统中,低功耗、高集成的数字收发电路设计也一直是数字阵列雷达数字T/R组件设计中的一个关键技术。文章介绍了一种具有完全自主知识产权的单片雷达数字收发ASIC芯片的前端设计,包括芯片结构设计、各子模块设计(ADC/DAC/DDC/DDS),给出了设计及仿真结果,该芯片在SMIC 0.18微米工艺下成功流片,经测试,芯片指标达到设计要求。     

基于数字PID补偿的降压型DC-DC控制器

设计了一个基于数字PID控制,可为低压系统提供稳定电源的多相位降压型DC-DC控制电路,包括flash ADC、数字PID控制器;并设计了一种新的基于延时单元/计数器的数字PWM电路,实现了一个降压型控制器。电路使用3.3 V CMOS工艺设计,芯片面积为0.16 mm2,输入电压3 V,输出电压1.25 V,负载电流最大800 mA,纹波小于10 mV,开关频率1 MHz,效率最高达到90%。     

基于单片DSP的航迹处理设计技术

本文叙述了基于单片DSP芯片实现的航迹处理硬件、软件设计技术。本设计充分利用了DSP芯片的资源，减少了外围电路，可减小体积，降低成本和功耗．提高系统的可靠性。     

“e”语言一种新的高级数字系统验证语言

近二十年来，数字设计自动化环境随着设计复杂程度的提高经历了许多个发展阶段。近年来先后出现了“SystemVerilog”、“SystemC”、“e”等语言和行为综合器，它们把高度复杂SOC数字系统设计的验证和综合的自动化程度又大大提升了一步。本文综述了这几种高级硬件设计仿真语言，着重介绍“e”语言在验证通信用SOC芯片模型性能时的高效率。     

160 Gbit/s交叉连接芯片总体方案设计

首先在明确40Gbit／sSDH(STM-256)光纤通信设备要求的基础上,确定了芯片与外围电路的电路、功能和时序接口,制订了满足设备需要并利于ASIC实现的芯片技术规范;其次,进行了芯片的总体方案设计,按照自顶向下的全正向设计方法进行了芯片的逻辑结构设计,并合理安排了芯片的寄存器结构;行为级仿真结果表明,方案是可行的．     

数模一体电视机设计实践

以恩智浦半导体公司（NXP）的模拟解码芯片TDA12020H和数字处理芯片PNX8314为核心,设计了一款数模一体机,并详细介绍了该一体机的整机结构、模拟设计和数字设计。     

时钟提取与抖动衰减数字锁相环设计研究

文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析．     

0．18μm直接式数字频率合成器全定制版图设计

文章采用0．18μm混合信号1P6M1．8W3．3VCMOS工艺,介绍了一种高速直接式数字频率合成器的全定制版图设计。该芯片为数模混合信号IC,电路内部时钟频率达到1GHz。版图设计过程中采用了集成无源金属-绝缘体-金属（MIM）结构电容及深N阱技术,使用了合适的版图布局和电源、地线、时钟网络拓扑结构,最后还对芯片各模块作了版图优化设计。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

数字阵列雷达数字下变频器ASIC芯片设计

数字下变频器主要是实现数字中频／射频信号到基带信号的变换,广泛应用于通信和雷达的数字化接收机设计中,多通道可编程DDC由于在小型化以及通道一致性方面的优势,也成为新型全数字阵列雷达数字T／R组件设计中的一个关键技术。文中介绍了具有完全自主知识产权的四通道可编程数字下变频器ASIC芯片的前端设计,包括芯片系统结构设计、各子模块设计（NCO／CIC滤波器／HB滤波器／FIR滤波器）,给出了基于VerilogHDI。语言设计的综合与仿真结果,以及基于SMIC0．18μm库的综合结果。     

接入网中V5.2接口ASIC芯片设计

V5接口提供了接入网与本地交换机间的新型开放式数字接口。重点讨论了符合V5．2接口协议的ASIC芯片的实现方案。根据该方案使用硬件描述语言（Verlog HDL)和采用自顶向下（TOP－DOWN）的设计方法实现了具体电路,并使用FPGA芯片对该电路进行了物理验证。实验表明根本本方案设计的电路正确,工作稳定可靠。     

高速单片数字相关器VLSI结构研究

提出了一种高速单片数字相关器VLSI结构设计方法,结合扩频解扩芯片的实际需要,设计了包含16路数字相关器、集成规模达20万门的试验芯片,采用0.5μm三层金融CMOS工艺制造,测试表明,在3.3V工作电压和60MHz工作频率下,芯片的各项性能均达到设计要求。     

中芯国际采用Cadence数字流程

全球电子设计创新企业Cadence设计系统公司与集成电路晶圆代工企业中芯国际集成电路制造有限公司，近日共同宣布中芯国际已采用Cadence 数字工具流程，应用于其新款SMICReferenceFlow5．1，一款为低功耗设计的完整的RTL—GDSII数字流程。Cadence流程结合了先进功能，以帮助客户为40纳米芯片设计提高功率、性能和面积。