基于8051核的数字电路系统验证技术

SoC设计的重要特征是IP集成,但是不同IP模块的集成给SoC验证工作带来大量的问题.文中基于8051核的总线构建一个8位SoC设计验证平台,该平台可重用IP模块的激励文件,并利用现有的EDA工具对不同设计阶段进行软硬件协同仿真,大大减轻系统验证的工作量.     

一种双核SoC调试系统的设计与验证

调试系统的设计和验证是多核SoC设计中的重要环节。基于某双核SoC的设计,提出一个片上硬件调试构架,利用FPGA构建该调试系统的硬件验证平台。双核SoC调试系统验证平台利用System Verilog DPI,将RealView调试器、Keil C51及目标芯片的验证testbench集成在一起,实现了双核SoC调试系统的RTL级调试验证。利用该平台,在RTL仿真验证阶段可方便地对ARM和8051核构成的双核SoC进行调试,解决仿真中出现的问题,从而有效缩短设计周期,并提高验证效率。该双核SoC调试系统验证平台的实现对其他系统芯片设计具有一定的参考价值。     

单片集成TFT-LCD驱动芯片的设计验证策略

混合信号VLSI芯片的单片特性验证是此类芯片的设计难题之一.针对典型的混合信号VLSI芯片--单片集成薄膜晶体管液晶显示器(TFT-LCD)驱动芯片,设计了一种能够直观模拟液晶显示的系统级验证平台,并利用此验证平台验证了系统架构的正确性.还针对此芯片的设计特点,结合系统验证平台为整个设计流程的各个阶段提出了不同的验证策略.通过对这些策略的配合使用,对芯片特性进行了全面验证,包括模块级验证、芯片级验证以及物理验证.该验证策略具有高效、直观、可靠等特点.     

应用VMT快速搭建验证平台

介绍了如何应用验证模型快速搭建系统验证平台。在基于VMT的验证平台中,使用验证模型驱动待测系统,检测系统响应。该平台结构简单、思路清晰,有效地缩短了系统验证周期,提高了验证质量。结合项目给出了基于Synopsys公司提供的VIP验证模型的验证平台框架与流程实例。     

基于System Verilog DPI的ARM SoC虚拟调试验证平台的设计

提出和实现了一种基于System Verilog直接编程接口(DPI)的SoC调试系统验证平台.该平台利用DPI将GDB调试器和目标芯片的验证Testbench集成在一起,实现了ARM7 SoC调试系统的RTL级调试验证.验证平台能够在FPGA原型验证之前发现和定位调试系统的错误点.缩短验证周期和提高验证效率.     

SoC基于可重用性的RVM层次化验证方法及应用

本文主要运用了可重用性和层次化的验证方法来建立模块化的高质量验证平台.通过将IP单元验证平台的模块部分甚至全部重用到SoC系统验证平台中,有效减少了构造验证平台的时间;通过层次化的验证方法的应用,有效提高了验证环境的执行效率;并以一个基于PWT架构的SoC系统为例从模块级,系统级两个方面应用了这种方法进行验证.     

星载数据处理机验证平台的搭建和实现

随着片上系统(SoC)设计技术的发展,迫切需要与之相对应的系统验证技术。本文以一款星载数据处理系统的验证为例,讲述了系统级验证和软硬件协同验证的概念、平台搭建方法和实现步骤,为类似的大规模系统设计的验证提供了有益的参考。     

扩展型验证平台解决软件开发和系统验证经济学问题

Synopsys公司宣布推出其扩展型Confirma快速原型(Rapid Prototyping)平台.通过引入最近收购的CHIPit各种产品、工具和技术,使快速原型构建的实施和部署工作得到大幅简化,确保用户可以更快地开始硬件辅助系统验证和嵌入式软件开发.再辅之以HAPS高性能原型硬件,扩展型Confirma平台目前可同时提供软件可配置架构和基于事务的协同验证能力.     

一种在电路SOC验证接口设计方法研究

SoC已经成为嵌入式系统设计中的关键器件,验证又是SoC设计的关键环节,占用SoC设计过程中60%以上的时间.专用测试设备及JTAG接口等主流SoC验证手段不便于SoC在系统联调时的验证.本文介绍了一种在电路SoC验证接口的设计方法,这种验证方法弥补了主流SoC验证方法在系统验证的不足,提高了SoC验证的效率.     

Synopsys推出扩展型Confirma快速原型平台

SYnoPSYS公司推出扩展型Confirma快速原型平台。通过引入最近收购的CHIPit各种产品、工具和技术，简化了快速原型构建的实施和部署工作，确保用户可以更快开始硬件辅助系统验证和嵌入式软件开发。辅之以HAPS高性能原型硬件，该平台现可同时提供软件可配置架构和基于事务的协同验证能力。     

基于UVM验证方法学的AES模块级验证

分析了基于System Verilog语言的UVM(Universal Verification Methodology)高级验证方法学,并使用该方法学对AES(Advanced Encryption Standard)模块进行了功能验证.验证结果表明,此验证平台能够实时监测覆盖率,控制验证进程,优化验证事务.该方法提高了验证的效率验和证平台的可重用性,较好地满足了芯片验证需要.     

基于EraSoC的模块级验证平台的设计

随着SoC规模的日益扩大,功能验证也日趋复杂,在模块级验证中尽早地找出设计中的逻辑错误,能大大节省时间和人力的开销。针对EraSoC芯片,搭建了一个模块级功能验证平台,采用事务级的验证策略,并综合运用了约束随机,断言和覆盖率驱动等多种验证方法。以CAN控制器的验证为例介绍了该平台的具体设计和使用。该验证平台极大地提高了验证效率和重用性,在EraSoC的验证中发挥了重要作用。平台的结构和方法具有通用性,可以为其他类似系统的验证提供借鉴。     

BUSpec: A framework for generation of verification aids for standard bus protocol specifications

A typical verification intellectual property (VIP) of a bus protocol such as ARM advanced micro-controller bus architecture (AMBA) or PCI consists of a set of assertions and associated verification aids such as test-benches, design-ware models and coverage metrics. While several languages have been formalized for specifying assertions (examples include Open-Vera Assertions, Sugar, ForSpec, System Verilog Assertions, etc.), it is widely accepted that the tasks of writing protocol-compliant models and test-benches that produce protocol compliant stimuli are also tasks of equal importance. In this paper, we present a platform for high-level specification of a bus protocol in a hierarchical manner and an automated methodology for generating a variety of verification aids that supplement the set of assertions in a VIP. We also show that the verification aids can be efficiently used to determine the completeness of the set of assertions in a simulation-based verification environment.     

基于UVM的功能覆盖率驱动SDIO IP验证

在研究SDIO接口协议的基础上,采用以功能覆盖率驱动的验证方法和UVM验证方法学,构建了一个完整的SDIO IP验证平台。在自测试仿真实验中,通过各种测试用例,最终实现了功能覆盖率的收敛。仿真结果表明,该平台可以用于验证复杂的SDIO接口协议,且具有可复用性,可用于SoC系统的验证,缩短验证流程。     

基于eRM建立自动化的验证平台

为了缩短SoC项目开发中前端验证的时间,实现自动化的可重用性验证环境平台,采用了eRM验证方法学,通过Sequence,BFM,Monitor,Scoreboard,Coverage等验证组件来实现此验证平台,并给出了基于此平台的一个应用实例,极大地提高了验证的效率和功能覆盖率。     

Ties that bind

VHDL designers can take advantage of the advanced verification features of SystemVerilog thanks to the bind function in the newer language. One of the most important languages to emerge for advanced design and verification is SystemVerilog. This language offers a rich set of features for testbench automation, applying native assertions, functional coverage and constrained random test generation. These features make SystemVerilog increasingly appealing to VHDL users who have a number of verification-oriented features at their disposal but need to implement a more efficient functional verification methodology for complex designs     

基于UVM的PCI Express总线控制器验证平台

针对高速外设部件互连(Peripheral Component Interconnect Express,PCIe)总线控制器数据格式复杂、链路状态繁多的特点,提出了基于System Verilog语言的通用验证方法学(Universal Verification Methodology,UVM)验证平台。相较于传统定向验证方法,该验证平台中的验证用例使用受约束的随机方式对PCIe模块进行充分验证,能自动进行结果比对,并在回归测试中自动收集覆盖率数据。结果表明,该验证平台可以快速定位设计缺陷,在兼顾较好的可重用性和可配置性的同时,实现覆盖率验证目标,大大提高验证效率。     

基于SCE-MI标准的事务级SoC协同仿效平台设计

讨论并介绍了基于事务的验证方法和SCE-MI标准,提出了一种基于SCE-MI标准的层次化事务级SoC协同仿效平台架构,并给出了该平台的具体实现方案;给出了一个基于该平台搭建的SoC验证环境实例及部分相关实验结果。     

面向先进防御技术的网络安全试验场构建方法

网络空间安全试验场是进行网络空间安全研究、学习、测试、验证和演练必不可少的网络核心基础设施。分析对比国内外网络安全试验场的现状,提出了一种面向先进防御技术的网络安全试验场构建方法。该方法分析网络空间先进防御技术试验场的设计目标和具体需求,明确管理体系架构及规范标准,细化安全防护及技术体系,采用基于面向对象的思想构建面向网络空间先进防御技术试验场,可为网络空间先进防御技术的验证、改进和先进防御产品的开发试验提供支撑。