用于阵列处理的多通道数据采集系统

介绍用于阵列处理的多通道数据采集卡的实现方案.数据采集卡具有8个采集通道,每个通道最高支持65 MS/s的采样率.该数据采集卡主要用于阵列接收机的中频采样、正交插值等信号处理,并具有对接收机及采集卡的通道幅相误差进行校正的功能以减小通道间的幅度和相位的差异.输出数据通过背板的LVDS接口和后面的信号处理板进行数据传输.     

8bitCMOS高速电流型数模转换器设计

系统分析了高速电流型CMOS数模转换器的设计方法.设计了一种采样率为100ms/s,分辨率为8bit,电源电压为3.3v的CMOS电流型DAC.采用同步锁存技术增加了转换速度.电路仿真结果表明在采样率为100Ms/s,输入信号从直流到Nyquist频率,无杂散动态范围(SFDR)为59dB.积分线性误差(INL)和微分线性误差(DNL)分别为±0.5LSB和±0.3LSB.在采样率为100Ms/s,电源电压为3.3v时的功耗小于300mw.电路采用0.3um标准CMOS工艺实现.     

三泰推出全系列PCI Express I／O

三泰(Sunix)领先业界,推出全系列的PCI Express I/O通信卡,完全兼容于PCI Express1.0a版本。三泰致力于工业串行通信界面十余年,高品质、完整的ISA/PCI通信卡,在全球市场获得极高的评价,并有“G olden Card”的美誉;此次延续坚强的技术实力,率先推出全系列PCI Express RS-2322/4/8端口、RS-422/4852/4/8端口的PCI Express通信卡产品线,提供、整合性更强的多重选择。PCI Express(亦称为PCI-E),最初是由Intel公司所开发,被视为是取代PCI以提供更高带宽的最新I/O接口。PCI Express具有每通道2.5G bit/s(双向为5G bit/s)、…     

1.8 V 10 bit 40 MS/s的流水线模数转换器

设计了一个10 bit,40 MS/s流水线模数转换器,适用于无线传感器网络(WSN)嵌入式芯片中.基于对电容失配的非线性影响的分析,提出了每级多比特的结构,使ADC具有很好的线性度.片内集成了参考电压源,大大减少了外围电路的数量.芯片采用SMIC 0.18μm CMOS工艺实现,在40 MS/s采样率下,电路微分非线性(DNL)最大0.42 LSB,积分非线性(INL)最大0.93 LSB,有效精度(ENOB)最高达9 bit.电路使用1.8 V电压供电,核心面积1.5mm2,核心电路功耗73 mW.     

低功耗250MS／s 14位ADC

ADS4149可从DC到高达550MHZ的整个信号带宽内实现超低功耗及优异的动态性能,拥有250MS／s的最高采样率。主要特性：在250MS／s时每通道功耗仅275mW,同时在输入频率为100MHz时SNR为72．5dB。动态功率调整可在采样率为160MS／s时将功耗降至215mW;     

一种基于VCM开关切换的12位20 MS/s SAR ADC

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。     

一种流水线型ADC的时序改进技术研究

对一种流水线型模数转换器(ADC)的时序电路进行了改进研究。改进时序延长了余量增益单元MDAC部分加减保持相位的时长,可以在不增加功耗与面积的情况下,将一种10位流水线型ADC在20 MS/s采样率下的有效位(ENOB)从9.3位提高到9.8位,量化精度提高了5%;将该ADC有效位不低于9.3位的最高采样率从21 MS/s提高到29 MS/s,转换速度提高了35%。ADC的采样频率越高,改进时序带来的效果越显著。该项技术特别适用于高速高精度流水线型ADC,也为其他结构ADC的高速高精度设计提供思路。     

用于手持式超声波系统市场的超低功耗模拟前端

AFE5851在采样速率为32．5MS／s的情况下每通道功耗为39roW,并且还集成了16个可变增益放大器（vca）以及8个12位65MSPS模数转换器（ADC）。两个VGA共用一个ADC,且每个VGA差动输出在交替时间周期进行采样以优化电源效率。AFE5801在采样率为30MS／S的情况下每通道功耗仅为50mW,而在采样率为50MS／s的情况下每通道功耗为58mW。     

一种10bit双通道流水线SAR ADC设计

为了提高模数转换器的采样频率并降低其功耗,提出一种10 bit双通道流水线逐次逼近型（SAR）模数转换器（ADC）。提出的ADC包括两个高速通道,每个通道都采用流水线SAR结构以便低功率和减小面积。考虑到芯片面积、运行速度以及电路复杂性,提出的处于第二阶段的SAR ADC由1 bit FLASH ADC和6 bit SAR ADC组成。提出的ADC由45 nm CMOS工艺制作而成,面积为0.16 mm2。ADC的微分非线性和积分非线性分别小于0.36 最低有效位（LSB）和0.67 LSB。当电源为1.1 V时,ADC的最大运行频率为260 MS/s。运行频率为230 MS/s和260 MS/s的ADC的功率消耗分别为13.9 mW和17.8 mW。     

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。     

一种12 bit 200 MS/s 低功耗 SAR-TDC ADC北大核心

为了满足低电压条件下高速高精度采样需求，设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字，残差电压变换为时域延时信息后，第二级4.5 bit时间数字转换器(TDC)将延时转换，最终校准输出，实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构，以及优化时间判决器，提升了ADC的动态性能和采样速度，降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时，功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv-1·step-1,能够满足低功耗高速采样的应用需求。     

HP Infinium示波器系列

HP 公司最近推出了 Infinium 示波器系列。该示波器系列带宽范围为500MHz～1.5GHz,每通道的最高采样率为1GSa/s、2GSa/s、4GSa/s和8GSa/s。每个通道的存储器深度为32k至64k。     

一种三阶混合结构的噪声整形SAR ADC北大核心

设计了一种三阶噪声整形逐次逼近模数转换器。该转换器采用由二阶误差反馈结构和一阶级联积分器前馈结构组成的混合噪声整形结构，通过该混合结构来控制反馈余量并提升噪声传输函数的阶数，通过基于共模的开关切换方式优化了比较器动态失调电压，实现了三阶噪声传输函数。该电路基于0.35μm CMOS工艺进行设计仿真。使用3.3 V电源电压进行供电，在2 MS/s采样频率以及8倍过采样率下，功耗为1.87 mW,实现了87.93 dB的SNDR,有效位数(ENOB)为14.3 bit,在传统8位SAR ADC的基础上提升了有效位数6.3 bit。     

基于功耗优化的流水线ADC研制

提出了一种使流水线模数转换器功耗最优的系统划分方法。采用Matlab进行模拟,以信噪比(SNR)为约束,得出一定精度条件下,流水线ADC各子级分辨率和各级采样电容缩减因子的不同选取组合;又以功耗为约束,从以上多种组合中找到满足最低功耗的流水线ADC结构划分方法。基于以上分析,在SMIC 0.35μm工艺条件下,设计了一个10 bit、采样率20 MS/s的流水线ADC,并流片验证。2.1 MHz输入频率下测试,SFDR=73 dB、ENOB=9.18 bit,模拟部分核心功耗102.3 mW。     

用于生物医学成像的多通道高精度TDC芯片设计

针对生物医学成像设备的高分辨率、高采样率、低功耗、抗噪声等要求,设计了一种64通道,高精度,具有自校准功能的时间数字转换(TDC)电路.双Gray码计数器实现10bit"粗"计数,基于延迟锁相环(DLL)阵列的多采样技术实现8bit"细"时间的精确测量.64个通道共用一个深度为32字的异步先进先出(FIFO)单元存储时间信息.采用SMIC 0.18μm CMOS低压工艺实现电路.时间精度范围是71～143ps,动态范围是10～20μs,微分非线性误差DNL=0.8LSB,积分非线性误差INL=0.3LSB.该电路适用于生物医学成像,尤其是小动物PET成像系统.     

基于40 nm工艺的单比特超宽带ADC

采用TSMC 40 nm工艺实现了一款宽带高速ADC。芯片采用时间交织的结构,单通道采用Flash结构,采样率为5 GS/s,8个子通道交织达到40 GS/s的采样率。测试结果表明,芯片的采样率可以达到38.4 GS/s,且在该采样率下,输入信号带宽可达18 GHz,灵敏度小于-20 dBm,可以满足单比特超宽带收发系统的需求。     

四路同步水声信号记录仪设计与实现

针对传统水下信息采集设备精度低和能量受限的特点,采用24bit高精度A/D转换器ADS1274、数字信号处理芯片TMSVC5509A和CF卡为核心器件,设计开发了一种水声信号记录仪,实现对水声信号4路24bit同步采集与存储,动态范围高达100dB,采样率可达100kS/s,测试结果表明该记录仪精度高、动态范围大、功耗低、存储容量大,工作稳定可靠,可完成30kHz以下的水声信号采集记录。     

基于相位调制器的相位编码光模数转换分析和实验研究

为了克服基于强度调制器的相位编码光模数转换(PADC)中强度调制器的偏置点漂移和双臂结构不对称等影响,给出了一种基于相位调制器的相位编码光模数转换方案。建立了系统的理论模型,给出了实现双端口相位编码的条件;理论分析了光采样时钟幅度抖动、时间抖动,以及输入光脉冲偏振态等因素对系统性能的影响。结果表明:所提出的方案可抑制光采样时钟幅度抖动对模数转换结果造成的影响,在现有的控制精度下,有效比特(ENOB)可以达到10 bit以上。进行了单波长系统实验,在583 MS/s采样率下,有效比特为6.38 bit。与非相位编码方案相比,有效比特提高2 bit以上,验证了方案的可行性和有效性。     

基于C/S构架的高铁地震预警数据采集系统设计

针对高铁地震预警设计了一套基于C/S构架的六通道24 bit数据采集系统。系统硬件由控制板和可拆卸式多通道采集板组成。控制板由STM32F407单片机、SD存储卡和以太网接口组成,完成采集板控制,数据的读取、存储和传输功能;采集板由FPGA控制母版与6个独立的24 bit AD采集卡组成,完成六通道AD同步采样、数据打包和传输功能。服务器通过移植lwip,结合客户端Lab VIEW网络编程,完成了C/S构架软件系统设计,实现了数据远程参数设置和波形实时显示等功能。测试结果表明:采集系统通道一致性好,在200 sample/s采样率下每通道数据采集信噪比优于140dB。     

测试和测量

高性价比混合信号示波器RIGOL MSO4000系列配置500MHz/350MHz/200MHz/100MHz四个级别带宽。作为混合信号示波器,它还拥有20路测试通道,包括16路逻辑通道和4路模拟通道,可以进行多路信号的混合分析。MSO4000系列模拟通道采样率为4GSa/s,存储深度为140Mpts(标配);数字逻辑采样率为1GSa/s,存储深度为28Mpts(每通道),是同类产品中存储深度最深的。MSO4000系列还拥有最高110000wfms/s的波形捕获率;以及硬件实现的实时波形录制、