Cadence推出C-to-Silicon Compiler拓展系统级产品

Cadence公司宣布推出Cadence C-to-Silicon Compiler,这是一种高阶综合产品,能够让设计师在创建和复用系统级芯片IP的过程中,将生产力提高10倍。C-to-Silicon Compiler中的创新技术成为沟通系统级模型之间的桥梁,它们通常是用C／C＋＋和SystemC写成的,而寄存器传输级（RTL）模型通常被用于检验、实现和集成SoC。这种重要的新功能对于开发新型SoC和系统级IP,用于消费电子、     

C-to-Silicon Compiler设计工具

Cadence C-to-Silicon Compiler是一种高阶综合产品，能够让设计师在创建和复用系统级芯片IP的过程中，提高生产力。C-to—Silicon Compiler中的创新技术成为沟通系统级模型之间的桥梁，它们通常是用C／C＋＋和SystemC写成的，而寄存器传输级（RTL）模型通常被用于检验、实现和集成SoC。     

Cadence通过基于模型的有变化意识的设计技术加快高级IC的量产速度，实现“设计即所得”

全球电子设计创新领先企业Cadence设计系统公司2007年9月10日发布了一系列用于加快数字系统级芯片（SoC）设计制造的新设计产品。这些新功能包含在高级Cadence SoC与定制实现方案中，为了“设计即所得”（WYDIWYG）的建模和优化。这可以带来根据制造要收能力，便于晶圆厂的签收。在硅谷的CDNLive!用户会议上，Cadence向领先的半导体设计者和经理们展示了自己的45nm设计流程。[第一段]     

Cadence推出TempusTM时序签收解决方案

Cadence设计系统公司今天推出TempusTM时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片（SoC）开发者加速时序收敛,将芯片设计快速转化为可制造的产品。TempusTM时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片（tapeout）,同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。     

Cadence推出无线设计的混合信号及射频新技术

Cadence设计系统公司近日推出一种对无线设计领域具有深远影响的新功能，使该领域的芯片设计者和制造者们对混合信号及射频设计拥有更加深刻的洞察力。Cadence公司的该项新技术是基于业内领先的Virtuoso全定制设计平台建立的，其中包括了Cadence公司最新的射频提取技术、针对无线芯片设计的两个新设计流程、工程服务以及经过硅验证的IP，并整合了来自业界领先的合作伙伴Agilent、CoWare、Helic和Mathworks等公司的技术。使用该项新技术，可以减少设计反复并缩短产品上市时间。     

Cadence推出新一代Encounter RTL-to-GDSII流程

Cadence设计系统公司日前宣布推出最新版Cadence@Encounter RTL—to—GDSII流程,面向高性能千兆级设计,包括在20纳米最新技术节点上的新设计。这种最新的RTL—to-GDSII设计、实现与签收流程是与领先的IP与晶圆厂合作伙伴及客户合作开发的,能更有效地进行SoC开发,满足并超越当今市场所需的功耗、性能与面积需求。     

Cadence与中芯国际联手解决系统级芯片功耗问题

Cadence与中芯国际宣布，两家公司已经联合开发出低功耗数字设计参考流程，支持SMIC先进的90纳米工艺技术。该设计参考流程包含对Cadence Encounter时序系统的支持，以满足设计师为计算机、消费电子、网络及无线产品市场开发集成电路越来越高的需求。     

Cadence端对端解决方案助力华亚微实现一次性芯片成功

设计创新领先企业Cadence设计系统公司宣布世界级数字电视与视频处理解决方案系统级芯片IC供应商华亚微电子有限公司（华亚微）已经实现一次性芯片成功，目前已经将一个面向液晶电视市场的0．162μm系统级芯片设计投入量产。实现了超过10％的尺寸缩减程度。     

Cadence启动UVM采用计划，向UVM世界推出开源参考流程

Cadence设计系统公司宣布了业界全面的用于系统级芯片验证的通用验证方法学（UVM）开源参考流程。这种独特的流程可以使工程师通过采取高级验证技术来降低风险,简化应用,同时满足迫切的产品上市时间要求。     

Cadence最新套件推动系统级封装设计主流化

近日．Cadence设计系统有限公司宣布推出业界第一套完整的能够推动SiPIC设计主流化的EDA产品。Cadence解决方案针对目前SiP设计中依赖“专家工程”方式存在的固有局限性．提供了一套自动化、整合的、可信赖并可反复采用的工艺以满足无线和消费产品不断提升的需求。这套新产品包括Cadence Radio Frequency SiP Methodology Kit、两款新的RF SiP产品（Cadence SiP RF架构和Cadence SiP RF版图）以及3款新的数字SiP产品（Cadence SiP数字架构、Cadence SiP数字信号完整和Cadence SiP数字版图）。     

Cadence发布全面的商用验证锦囊

Cadence设计系统公司日前发布了面向无线和消费电子系统级芯片（SoC）设计的商用验证锦囊，帮助工程师们采用先进的验证技术，减少风险和应用难度，以满足上市时间要求。新锦囊可以解决工程师在设计和验证SoC设计时面临的关键挑战：     

Cadence Encounter技术被Open—Silicon公司成功采用

Cadence设计系统公司日前宣布,领先的半导体设计和制造公司0pen—Silicon,Inc．已采用来自Cadence@Encounter RTL—to-signoff流程的最新创新技术,在28纳米ARM双核CortexTM-A9处理器上实现了2．2GHz的性能。     

Cadence推出创新的FPGA-PCB协同设计解决方案

Cadence设计系统公司推出了一款创新的、可扩展的协同设计解决方案,用于印制电路板（PCB）系统的FPGA设计。Cadence OrCAD和Allegro FPGA System Planner系统可缩减当今复杂的FPGAs协同设计的时间——那些具有大量引脚数目、Bank和引脚分配规则精细化——同时通过推出具有自动化的FPGA引脚位置感知、I／O分配综合来减少风险。     

Cadence推出全新高性能数据转换器IP产品系列

Cadence设计系统公司近日宣布推出一套超快速、低功耗的模拟知识产权（IP）产品,设计用以实现下一代高速有线和无线通信应用。对于进行新出现的高速协议开发的设计师来说,这些新产品能独一无二地满足他们的需要。这些高速协议包括WiGig（802．11ad）（运行于60GHz频段,数据吞吐率可高达7Gbps）、LTE及LTE Advanced等。     

Cadence推出Palladium XP Ⅱ验证平台和系统开发增强套件

Cadence设计系统公司近日推出Palladium XPⅡ验证计算平台,它作为系统开发增强套件的一部分,可显著加快硬件和软件联合验证的时间。     

Cadence为IC封装推出解决方案

Cadence日前发布了SPB16．2版本,着力解决电流与芯片封装设计问题。这次的最新版本提供了高级IC封装系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计,以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。新规则和约束导向型自动化能力的推出,解决了高密度互连（HDI）衬底制造的设计方法学问题,     

Cadence推出验证计算平台加快系统开发时间并提高其质量

Cadence设计系统公司公布了第一款全集成高性能验证计算平台,称为Palladium XP,它在一个统一的验证环境中综合了模拟（Simulation）、加速（Acceleration）与仿真（Emulation）。这种高度可扩展的PalladiumXP验证计算平台是为了支持下一代设计而开发的,让设计与验证团队能够更快地完善他们的软硬件环境．在更短的时间内生产出更高质量的嵌入式系统。