一种固定延时的宽频带延迟锁相环

本文提出的延迟锁相环结构能够提供比较宽的工作频率范围，并且可以实现延迟时间固定为一个输入时钟的周期。为了提高工作频率和避免错锁现象，该电路采用了相位选择电路和启动控制电路。这种延迟锁相环从理论上来说，工作频率范围可以达到1／(n×Tdmax）-1/Tdmin,Tdmax是延迟单元的最大延迟时间，n为延迟线中延迟单元的数目，Tdmin是延迟单元最小的延迟时间。设计采用了2．5V，0．25μ m First Silicon CMOS工艺来实现，通过仿真测得该延迟锁相环的工作频率范围为200MHz～1GHz，并且输入和输出之间的总延时恰好为一个输入时钟周期。     

一种CMOS双沿触发器的设计

基于CMOS传输门，分析了单、双沿触发器的逻辑结构，分析了一种晶体管数较少的CMOS双沿触发器，并用PSPICE程序进行了模拟，结果表明这种双沿触发器具有完整的逻辑功能，且具有结构简单，延迟时间短和数据处理能力高的优点，另外，与传统的单沿触发器相比，其功耗大约减少了61%。     

虫洞路由交换及其缓冲区设计

文章在分析虫洞路由交换机制及其路器缓冲区组织方法的基础上，设计并实现了基于缓冲式虫洞路由交换机制，采用伸缩缓冲区实现流量控制方法的DawingUX8路由器芯片，应用结果表明该设计方案中以很好地解决刹车问题并有效地减少阻塞发生，所实现的路由芯片速度快，延迟时间短，可以有效提高网络性能。     

一种改进控制逻辑的面积优化高速RS解码器

给出了一个完整的基于时域解码算法的Reed-Solomon解码器流水结构，用来计算错误位置多项式和错误估值多项式的改进欧几里德算法（Modified Euclid Algorthn,MEA）模块，通过寄存器分组并行计算，大大提高了处理速度。同时，该设计优化了MEA模块的控制逻辑，避免了寄存器组之间的物理交换，每一次迭代均可在固定的时钟周期内完成。此外，对解码器中16个有限域常数乘法器进行了特别的门数优化，求错误值部分采用高效的比特并行求逆电路。该解码器适用于HDTV等数字视频系统。     

基于UX8交换芯片的机群互连网络设计

构造机群系统的互连网络要求具有高带宽、低延时、高可靠及容错等特性，而实现这些特性的关键是实现网络连接的交换部件和网络适配器。文章介绍了8端口交换芯片UX8和网络适配器的设计和实现方法，交换芯片采用虫洞路由流量控制方法减少对缓存空间的需求，切入交换机制减小数据包传送延时，同步信号传送方式提高了链路上的信号传送速率，源址路由方式支持任意拓扑结构的网络，FPGA实现表明其单端口单向带宽可达到1．6Gbit／s，延迟时间为240ns。网络适配器内含Intel公司的i960VH处理器作为通信处理机，在以DMA方式工作时，测得点到点数据传送带宽可达506Mbit／s。     

高准确度可程控延迟快前沿外触发脉冲信号源的设计

针对传统设计的快前沿延迟脉冲信号源存在延迟时间调整范围小的主要缺陷，提出了一种基于特殊专用集成电路和计算机控制技术为核心的设计方法，实现了快前沿脉冲延迟时间可根据用户需要在0～250ns和0～999μs范围内任意设置的目标。     

双通道无刷直流控制系统的可靠性分析

余度结构常常被使用于提高飞机电气系统的可靠性，一种应用于多电飞机(MEA)机电作动系统(EMA)的无刷直流调速系统采用了双通道结构。本文采用可靠性预计方法分析了该系统的可靠性，讨论了系统的可靠性预计方法，并进行了可靠性计算，论证了双通道结构的合理性。     

一种用于光隔离IGBT栅极驱动的智能型LED驱动电路

采用双极型工艺设计了一种智能型高速LED驱动电路,可用于光隔离IGBT栅极驱动芯片的输入驱动。该设计采用一种新型逻辑门结构来实现信号传输、故障反馈以及外部置位等功能,同时达到降低信号传输延迟时间的目的。测试结果表明,在常温条件下,LED驱动电路的输入信号传输延迟时间为70 ns,复位信号有效到故障消除的延迟时间为4.59μs。所设计的驱动电路能够满足光耦隔离IGBT栅极驱动芯片的使用要求。     

基于BCD工艺的新型比较器的设计

一般比较器往往只能提供固定延迟时间的跳变信号,这样对后级执行电路产生很大的局限性。文章提出一种延迟时间可调的新型电压迟滞比较器设计,电路在1.5μmBCD(Bipolar-CMOS-DMOS)工艺下实现。该比较器的正跳变点电压为1.270V,迟滞电压为3mV,上升延迟时间为20μs,且可以根据需要方便地予以调节。该比较器最小分辨率为±0.1mV,具有结构简单、通用性好和功耗低的特点,可广泛应用于不同的SoC环境。     

高速桶式移位器的设计研究

文章基于传统的部分译码桶式移位器,对其关键路径进行了改进,根据移位的特点,引进了一种逆序变换方法以达到数据路径与控制路径的平衡,并据此提出了一种折叠式的电路结构以减少连线延迟和面积,改进后BS的关键路径由一级三输入与非门和一级缓冲器组成,实现高速桶式移位器设计。用SMIC0.13!m/1.2V工艺仿真结果显示新结构的桶式移位器的关键路径延迟为0.5ns,比传统结构延迟时间缩短了38%。