基于Matlab的三阶电荷泵锁相环的设计与仿真

在分析电荷泵锁相环基本原理的基础上,给出了三级电荷泵锁相环的线性相位模型以及三级电荷泵锁相环的开环和闭环传输函数,结合具体的设计实例利用三级电荷泵锁相环的环路传输函数在MATLAB中对该锁相环进行了系统级设计,最后在SIMULINK中建立了该三级电荷泵锁相环的行为模型,分析系统的建立时间和频率响应等特性.该模型不但可以...     

基于simulink的电荷泵锁相环频率合成器建模与仿真

根据电荷泵锁相环频率合成器的基本原理建立了基于Simulink的仿真模型,并代入了符合环路稳定性要求的参数验证了模型的正确性,为此类频率合成器的电路设计打下良好基础。     

三阶电荷泵锁相环锁定时间的研究

对三阶电荷泵锁相环 ( CPPLL)的锁定时间与环路参数之间的关系进行了深入研究 ,提出了一种计算电荷泵锁相环锁定时间的新方法 ,并给出了锁定时间的计算公式。通过行为级模型验证 ,说明该公式可以快速准确地得到三阶电荷泵锁相环的锁定时间 ,并且很直观地反映出锁定时间与环路参数之间的关系。非常适合于电荷泵锁相环 ( CPPLL)的系统级设计和前期验证。     

电荷泵锁相环的事件驱动建模与仿真

提出采用Matlab实现电荷泵锁相环的事件驱动建模与仿真的方法,改变了传统方法按固定步长对时间进行扫描的方式,它只计算特定的时间点,因此能够快速并准确的仿真。以三阶环路为例,首次推导环路的相位递归方程,并对频率固定信号和频率阶跃变化的信号分别进行锁定时间仿真,验证了仿真的正确性。     

三阶电荷泵锁相环事件驱动模型的新算法

提出了一种三阶电荷泵锁相环事件驱动模型的新算法 ,并给出了其Matlab实现过程以及Spice的验证结果。应用这一算法可以快速准确地得到三阶电荷泵锁相环的动态性能指标 ,非常适合于锁相环的系统级设计和前期验证。     

一种电荷泵锁相环频率合成器的设计

基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32～1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5～20MHz,最大周对周抖动仅为50ps(0.8GHz).     

三阶电荷泵锁相环的稳定性分析

通过分析三阶电荷泵锁相环的开环传输函数来确定系统的稳定性条件。得出了系统的稳定性主要与二阶滤波器两电容的比值、系统的衰减因子以及系统的零点分布有关。并计算出在不产生过冲的情况下这些值的范围。实际上本分析方法也可以用来分析二阶电荷泵锁相环的稳定性,这只需要假定二阶滤波器中的旁路电容为零即可。     

一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

低频率电荷泵锁相环设计

设计一款音频范围内的电荷泵锁相环,采用动态D触发器鉴频鉴相器及电流舵差分输入电荷泵。压控振荡器采用了对电容充放电的形式产生震荡波形,实现低频输出。采用HHNEC BCD035工艺并用Cadence软件实现仿真,实现250 kHz频率锁定,锁定时间为80μs,锁定时相位差为75 ns且压控振荡器控制电压纹波为5 mV。     

锁相环中高性能电荷泵的设计

设计了一种结构新颖的动态充放电电流匹配的电荷泵电路，该电路利用一种放电电流对充电电流的跟随技术，使充放电电流达到较好匹配，同时，在电荷泵中增加差分反相器，提高电荷泵的速度。采用Istsilicon 0．25μmCMOS工艺进行仿真，结果显示：输出电压在0．3—2．2V之间变化时，电荷泵的充放电电流处处相等。     

锁相环频率合成器中的电荷泵设计

用TSMC 0.18μm CMOS工艺设计了一种电荷泵电路。传统的电荷泵电路中充放电电流有较大的电流失配,文章采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配。仿真结果表明:电源电压1.8V时,电荷泵电流为0.5mA;在0.3V～1.6V输出电压范围内电流失配小于1μA,功耗为6.8mW。     

应答机三阶环路设计研究

在航天测控系统中,卫星下行信号多普勒频偏以及多普勒变化率都很大,尤其在变轨阶段,要求锁相环路有极高的动态性能。阐述了一个相干应答机系统的工作原理与设计方框图,给出了相干应答机三阶环路控制器的设计步骤与设计实例。仿真了三阶应答机阶跃响应曲线,并分析了三阶环路稳态误差特性。对应答机设计中必要合理的工程近似以及它们对系统设计的影响给出了说明。     

低杂散锁相环中的电荷泵设计

用TSMC0.18μm CMOS工艺设计并实现了一种电荷泵电路，传统的电荷泵电路中充放电电流有较大的电流失配,电流失配导致相位偏差,从而引起杂散并降低了锁相环的锁定范围，文中采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配,从而降低了杂散。测试结果表明：电源电压1.8V时,电荷泵电流为0.475mA,在0.3-1.6V输出电压范围内电流失配小于10mA,功耗为6.8mW。     

低杂散锁相环中的电荷泵设计

用TSMC 0.18μm CMOS工艺设计并实现了一种电荷泵电路.传统的电荷泵电路中充放电电流有较大的电流失配,电流失配导致相位偏差,从而引起杂散并降低了锁相环的锁定范围.文中采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配,从而降低了杂散.测试结果表明:电源电压1.8V时,电荷泵电流为0.475mA,在0.3～1.6V输出电压范围内电流失配小于10mA,功耗为6.8mW.     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

CMOS电荷泵锁相环中鉴频鉴相器的研究与设计

介绍了鉴频鉴相器(PFD)在其发展过程中产生的结构,并对每一种结构的优缺点进行了比较。通过对原有PFD电路结构进行重新设计,在传统D触发器PFD的基础上提出了两种新型PFD:传输门D触发器型PFD和基于锁存器的PFD。电路设计基于TSMC公司的0.18μm CMOS工艺,仿真环境为Candence Spectre,仿真结果显示电路可以工作在2GHz以上频率的应用环境下。相对于传统的PFD,新型PFD工作频率高、几乎无死区,而且具有噪声低、速度快的优点,在高速、低抖动、低噪声PLL中将有广泛的应用前景。     

电荷泵数字锁相环频率合成器的设计及性能分析

本文对电荷泵数字锁相环频率合成器提出一种全新的时域分析法，该方法对这类合成器的设计和改进提供了理论指导，ＣＡＡ软件已被应用于实际。     

视频处理器中电荷泵锁相环设计

为产生一个与视频信号中的行同步信号严格同步的时钟信号,设计了一种数模混合结构的电荷泵锁相环(PLL)电路。通过对锁相环电路中鉴频鉴相器、电荷泵电路、振荡器电路设计适当改进,实现了性能稳定的时钟信号。采用中芯国际公司的0.35μm 2P4M双层多晶硅四层金属3.3 V标准CMOS工艺,使用Simulink软件进行了系统级仿真、Spectre软件进行了电路级仿真、Hsim软件进行了混合仿真。结果表明,环路输出频率27 MHz时钟信号,占空比达到50.141%,输入最大2 Gbit/s像素信号条件下,时钟抖动小于350 ps,锁定时间小于30μs,芯片的工作达到设计要求。