扩展相容性多扫描树的设计

针对实际电路具有多个扫描输入的情况，设计出一种新的具有多个扫描输入的扫描树结构，该结构能有效降低测试应用时间和平均测试功耗。实验结果表明，当有两个扫描输入时，测试应用时间最高可降低52．4％，平均功耗最高可降低60．8％。     

一种有效的低功耗扫描测试结构——PowerCut

扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构--PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗.     

一种基于选择触发的低功耗扫描链结构

利用一个和扫描链等长的扫描移位寄存器,对传统扫描链进行改造,提出了一种新型的选择触发的扫描链结构。它有效地降低了传统扫描链扫描移位过程中的动态功耗,并提高了扫描时钟频率,同时它所需要的测试数据为原始测试向量集的差分向量序列集合,编码压缩差分序列中连续“0”的测试数据后,在解压测试时不需要分离的CSR（Cyclical Scan Register,循环扫描移位寄存器）。在ISCAS’89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,能有效地降低扫描移位过程中的平均功耗。     

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法--Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量.从而大人提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.     

一种基于扫描链阻塞技术的低费用测试方法

为进一步降低测试功耗及测试应用时间,提出一种基于扫描链阻塞技术且针对非相容测试向量的压缩方法.该方法考虑前后2个测试向量之间不相容的扫描子链,后一个测试向量可以由扫描输入移入若干位以及前一个测试向量的前若干位组合而成.实验结果表明,该方法能够有效减少测试应用时间,提升效率.     

一种基于轮流扫描捕获的低功耗低费用BIST方法

过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS89基准电路上进行的实验表明,提出的方案不但降低约(N-1)?N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.     

基于扫描链阻塞技术的时延测试方法

针对时延测试功耗和测试费用较高的问题,提出一种低费用的轮流捕获时延测试方法。采用扫描阻塞技术,将被测电路中的所有扫描单元分成多条子扫描链,使电路中每时刻只有一条子扫描链活跃。在进行故障测试时,通过阻塞一部分子扫描链,使扫描单元得到充分利用。实验结果表明,该方法能降低测试应用时间和测试数据量,且硬件开销较少。     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

基于TSP的低功耗低费用测试方法

扫描链阻塞技术可以有效地降低电路测试时的峰值和平均功耗,但是扫描测试应用时间有所增加。为了解决这一问题,通过有效利用测试向量之间的相容性,提出一种基于TSP问题的降低测试应用时间的方法。实验结果表明,该方法能够较大幅度地降低测试应用时间。     

SoC测试中低成本、低功耗的芯核包装方法

提出一种SoC测试中新颖的并行芯核包装方法（parallel core wrapper design,pCWD）,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间．为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法．实验结果表明,针对ITC2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50％的测试时间及95％的测试功耗．     

应用向量划分的低功耗确定性BIST方法

提出一种能够与LFSR重播种技术结合的确定性向量生成方法,该方法利用扫描向量中的切片重叠来同时减少确定位数目和跳变数目,可大大降低测试功耗和测试存储.在硬件结构中,用一个译码器来生成控制信号.实验结果表明,对于ISCAS89基准电路,采用文中方法能够减少80%左右的跳变,而只需要原始Mintest测试集25%左右的测试数据存储.     

基于扫描森林的BIST策略

在本文中,我们提出了一种改进的扫描森林结构并将其运用到基于扫描的自测试中,目的是在保证故障覆盖率的同时,将电路的扫描测试代价降低到非扫描可测试性设计的水平。为了构造这种适合于自测试(以下简称BIST)的改进的扫描森林结构,我们使用了三项技术：一种扫描触发器平衡分组策略、一种新的扫描树结构和一种新的扫描输入信号号处理办法。大量的实验结果表明,该方法与传统的基于扫描自测试方法相比,能获得更高的故障覆盖率。同时,改进的扫描森林结构相比于原始的扫描森林结构,能大幅度 减少集成电路芯片的面积开销。     

基于数据相容压缩的RAS测试方法

提出一种随机存取扫描测试方法,对扫描单元进行相容处理,以形成新的测试集合。结合Random Access Scan结构特性,对该测试集合进行优化,同时解决在测试工作中面临的测试数据量、测试功耗、测试时间等3方面问题。在ISCAS’89基准电路上对该方法进行验证,实验结果表明,该方法是有效可行的。     

Scan-Based Tests with Low Switching Activity

Supply current and power dissipation during scan-based test can be far higher than during normal circuit operation because of increased switching activity caused by the tests. In this paper, we propose a method that fills unspecified entries in test cubes to reduce the switching activity caused by scan tests simultaneously during the scan-shift and capture cycles. Our method doesn't require additional hardware or modifications to the scan chains.     

A CUDA-based parallel implementation of a test vectors encoding algorithm in compression-based scan designs

Compression-based scan designs, although widely adopted, are costly in power dissipation. Therefore, several techniques have been proposed to reduce power dissipation in compression-based reconfigurable scan architectures. Incorporating power reduction as an objective in selecting the configuration of reconfigurable scan architecture increases the computational runtime as all the encoding configurations must be evaluated rather than the first valid configuration. In this paper, we present a parallel implementation, using computed unified device architecture, to a test vectors encoding algorithm in compression-based scan designs. The proposed implementation exploits the independence of scan chains and test vectors to improve the performance. Experimental results indicate that the parallel algorithm can be seven times faster than the serial algorithm.     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.     

Low Power Encoding Techniques for Dynamically Reconfigurable Hardware

In this paper, an approach to the implementation of digital systems is presented which utilizes dynamic hardware reconfiguration in order to automatically minimize the power dissipated on module interconnections such as system buses during system run time. Reduction of power dissipation is achieved by means of an activity-reducing system bus encoding technique. Encoder and decoder are implemented with dynamically reconfigured code tables which contain a transition minimizing code that is periodically recomputed during run time of the system in order to adapt to variations in the statistical parameters of the encoded data stream. We present the theoretical basics and an efficient implementation of a corresponding coder-decoder system. Experimental results showed a reduction in bus transition activity of up to 41%.     

一种新的CMOS组合电路最大功耗快速模拟方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗做出精确的估计非常重要。由于在实际电路中存在的时间延迟,而考虑延时的电路功耗模型计算量较大,因此用模拟方法求取电路最大功耗非常耗时。为了在尽可能短的时间内对VLSI电路的最大功耗做出较为可信的估计,首次提出了二阶段模拟加速方法。对ISCAS85电路集的实验结果表明,这种估计方法具有最大功耗估计值准确和加速明显的优点。     

用于低功耗设计和测试的自适应触发器

提出一种触发器结构——自适应触发器，它可以同时降低VLSI电路的工作功耗和扫描测试时的功耗，自适应触发器监视D端和Q端的逻辑电平，当两者的逻辑电平相等时，就会自动把触发器的内部时钟停在逻辑高电平；否则，触发器要跳变时，就会自动地恢复触发器的内部时钟，在触发器的跳变率较低时，自适应触发器能有效地降低触发器的功耗，同DL—DFF和时钟门控相比，自适应触发器具有不需要附加额外电路，并能同时降低电路的工作功耗和扫描测试功耗的优点。