利用3DES的迭代型分组密码构造跳频码序列

基于三重加密方案3DES的迭代型分组密码体制，构造了一种跳频码序列产生方法，该方法具有安全性好，产生速度快和容易实现等特点，通过对产生的跳频码序列的安全性，均匀性，随机性，频率撞击特性及周期性进行系统的统计检验，得到了较理想的效果。     

基于中国剩余定理的最优低碰撞区跳频序列集扩展构造

跳频序列设计是研究跳频通信系统的核心技术,寻找和设计具有优良性能的跳频序列是研究跳频通信系统的重要内容。与常规跳频序列设计不同,低碰撞区跳频序列设计,要求汉明相关函数在相关区内具有较低的值。文章基于中国剩余定理,使用常规跳频序列集作为基序列集,将单次重合跳频序列集作为扩展因子,扩展构造出一类新的低碰撞区跳频序列集,且新序列集是满足Peng-Fan-Lee界的最优低碰撞区跳频序列集。与基序列集相比,新序列集的序列数目更大、频点更多、长度更长,且在低碰撞区内最大汉明相关值与基序列集保持一致。该跳频序列集可以更好地消除准同步跳频/跳时码分多址系统中的多址干扰。     

基于交织技术的最优低碰撞区跳频序列集

跳频技术目前被广泛应用于民用移动通信、军事无线电通信、现代雷达和声纳等电子系统中。构造具有优良特性的跳频序列集是跳频技术的关键。文章基于交织技术构造出一类最优低碰撞区跳频序列集。通过该方法构造的序列集关于Peng-Fan-Lee界是最优的,而且构造的序列集的序列数目更大并且消除了序列间移位等价的情况。此类跳频序列集适用于准同步码分多址跳频通信系统,用于消除多址碰撞。     

基于分圆理论和中国剩余定理的最优平均汉明相关跳频序列集构造

在跳频通信系统中,跳频序列的性能对整个跳频通信系统有着决定性的影响。设计出满足理论界要求的跳频序列集是研究跳频通信系统的关键内容。平均汉明相关值是衡量跳频序列性能优劣的重要指标。文章首先根据环上分圆的性质选取基序列,然后基于分圆理论和中国剩余定理,扩展序列构造了一类具有灵活参数的跳频序列集,并证明了所得到的跳频序列集关于平均汉明相关理论界最优。     

基于有限域理论的最优低碰撞区跳频序列集构造

跳频技术广泛应用于军方无线电通信、移动通信和数据链网络等领域。跳频序列是跳频通信技术的重要一环,影响着通信系统的性能表现。文章基于有限域上的加法群和乘法群,构造一类具有大序列数目的低碰撞区跳频序列集,并证明该序列集在一定条件下关于Peng-Fan-Lee界是最优的。该跳频序列集能有效地消除多址干扰,提升准同步多址通信系统的性能。     

基于小波映射跳频码的跳频系统性能研究

为研究基于小波跳频码的跳频系统性能,采用小波跳频扩频码和小波快速算法,依据小波变换构造了一组独立均匀分布的扩频随机码,码序列具有多址和自相关特性,结合M allat二进小波算法,产生快跳频的跳频图案,具有抗干扰、抗衰落和抗多径特点.与M序列比较,小波跳频码数目众多,具备快速算法,而且具有正交性、自相关性和平衡性.Monte-Carlo仿真实验表明,采用小波映射跳频码系统误码性能明显优于M伪随机序列2-4 dB,是一种较理想的跳频随机码序列.     

波形产生与测频模块的应用设计

基于89C52单片机,采用直接数字合成DDS芯片AD9833设计了一个兼有频率测量功能的波形产生模块,可产生正弦波、三角波、脉冲波,输出波形频率为0.1 Hz~10MHz,测量频率范围为0.1 Hz~20MHz.测量中能自动切换频率量程,具有低失真输出波形和高测频精度.该模块可作为虚拟仪器的波形产生与测频部件,也可以构成独立的兼有频率测量功能的信号发生器或作为现有的单片机实验系统的波形产生与测频附件.     

基于混沌序列的水声跳频通信系统研究

从平衡性、相关性及跳频间隔等方面分析了量化log istic混沌序列的性能,并将该混沌序列用于水声快跳频通信中的跳频图案,设计出抗干扰、抗截获能力都很强的水声保密通信系统。仿真结果表明,文中设计的混沌快跳频通信系统在信噪比大于-19 dB,白噪声干扰以及信噪比为-15 dB,部分频带干扰,且干扰带宽与系统带宽的比为0.1~0.5时,系统的误比特率均小于1-0 6。3 km、10 km及15 km湖试的结果表明,基于混沌序列的跳频通信可用于水声保密通信。     

数字跳频通信设备关键技术的研究与实现

使用OMAP5912实现G723．1语音编解码，经过信道编解码，以及ARM与DSP的相互通信，实现了数字跳频手持设备．描述了该实现过程，以及所涉及的跳频通信理论、信道编码理论和语音编码技术、与设备所使用的TIOMAP嵌入式系统平台、射频模块、语音编解码芯片的软硬件环境．     

基于FPGA的SER/DES在量子密码通讯中的应用

在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。     

Design of quaternary logic circuits based on source-coupled logic

In order to improve the performance of arithmetic very large-scale integration ( VLSI) system,a novel structure of quaternary logic gates is proposed based on multiple-valued current mode ( MVCM) by using dynamic source-coupled logic ( SCL) . Its key components,the comparator and the output generator are both based on differential-pair circuit ( DPC) ,and the latter is constructed by using the structure of DPC trees. The pre-charge evaluates logic style makes a steady current flow cut off, thereby greatly saving the power dissipation. The combination of multiple-valued source-coupled logic and differential-pair circuit makes it lower power consumption and more compact. The performance is evaluated by HSPICE simulation with 0. 18 μm CMOS technology. The power dissipation,transistor numbers and delay are superior to corresponding binary CMOS implementation. Multiple-valued logic will be the potential solution for the high performance arithmetic VLSI system in the future.     

一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法.采用基于快速滤波算法(FFAs)的并行滤波器结构,提高了滤波器的工作速度;并结合算法强度缩减技术,降低了硬件面积占用和功率消耗.实验结果表明,采用这种方法可以灵活处理综合的硬件面积占用和速度的约束关系,使设计达到最优.该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现.     

时延故障低成本单跳变测试序列生成器

为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计.该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器.该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响.该累加器可执行通常的累加运算,在测试时又可担当测试器.与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销.由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成.     

进位保留阵列乘法器的一种内建自测试

对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点。     

一种计算复杂度可调整的块匹配运动估计算法

提出一种计算复杂度可调整块匹配运动估计算法,该方法综合传统三步法中收缩搜索策略和四步法及钻石法中步进搜索策略的优点,对于分散分布的运动矢量及聚中分布的运动矢量搜索都表现出良好的鲁棒性．搜索模式的规整性也使得该算法的VLSI结构设计比以往的算法实现更加简洁,通过对搜索步数和块匹配中降采样率的控制,实现了对运动估计计算复杂度的调整,从而可在计算复杂度与图像处理质量之间折中．该特征为视频编码系统整体的低功耗设计提供前提条件,适用于低复杂度低功耗视频编码器．     

利用SSE2指令构造随机数生成器

异或移位随机数生成器是Marsaglia于2002年提出的周期为2k-1且适合32位CPU快速实现的随机数生成器,其中k为32,64,96,128等。近几年,通用CPU技术有了较大进展,例如单指令多数据技术和多级流水线等。文章利用第2代单指令多数据流扩展指令设计了一类基于128比特面向软件实现的随机数生成器。这类新的生成器与异或移位随机数生成器类似,但是它可以充分利用CPU的新特性。其反馈逻辑更适合流水线处理,速度较不使用SSE2指令约有2倍的提高,同时其输出序列的随机性与异或移位随机数生成器类似。     

电泵联锁启动过程中快切动作分析及处理

文章针对皖能铜陵发电公司#3机组发生的三次跳机事故中的快切动作过程进行分析,通过分析及试验论证了电泵联锁启动过程中发生快切,引起6kV母线电压降低,从而导致400V电压降低,400V辅机控制回路的交流接触器返回后辅机跳闸的原因,并提出了相应的处理方法。     

快速分形图像压缩方法及其VLSI实现

针对分形编码技术解码迅速但编码时间较长的特点，提出了一种结合kohonen神经网络（KNN网）和多尺度分析的分形编码算法，并在此基础上给出了基于该方法的硬件实现方案．该方法可大大加速图像编码过程而使压缩率和图像质量仅有微小变化．实验结果显示，其压缩速度比全搜索算法提高了131倍．     

VLSI测试中移相伪随机序列的设计

为了用较少的硬件和测试时间开销获得对被测电路较高的故障覆盖,提出了一种数字集成电路测试中多扫描链的配置方法。该方法基于最大周期的线性反馈移位寄存器LFSR生成的m序列的移位可加性,可使较短长度的LFSR驱动多个扫描链;为了减小LFSR生成序列的互相关性,利用LFSR与其对偶LFSR间的关系,提出了基于逻辑仿真的移相器的快速设计方法,实验结果验证了该方法的有效性,对VLSI的内测试和外测试皆适用。     

一种用于语音识别的神经网络

在研究了现有用于语音识别的一些典型人工神经网模型后,综合了几种典型神经网模型的优点,提出了一种适于语音识别的人工神经网络模型,该模型运算简单,学习速度快、易于大规模集成电路的实现,且具有相当的灵活性,计算机仿真对０－－９十个汉语数字语音进行识别,并把其识别结果与ＨＭＭ模型的识别结果作了比较,证明这两种方式是可比较的,揭示了该神经网络模型的潜在力。