一种25 Gbit/s CMOS自适应判决反馈均衡器

基于65 nm CMOS工艺,设计了一种25 Gbit/s带有一个无限冲激响应抽头的自适应判决反馈均衡器。该均衡器中关键路径采用堆叠式选择器和锁存器组成的半速率预测式结构,以减小环路反馈延时。自适应模块采用改进的最小均方算法,以改善抽头系数的收敛性。输出缓冲采用改进的fT倍增结构,以提升带宽并具有预加重功能。仿真结果表明,当信号速率为25 Gbit/s时,该均衡器能够自适应地实现最高20 dB衰减量的补偿,输出抖动小于10 ps。1.2 V电源供电时,整体电路在不同工艺角下的平均功耗约为120.5 mW。     

基于自适应步长LMS算法的判决反馈均衡器研究

本文研究了一种基于自适应步长LMS算法的自适应判决反馈均衡器算法，此算法通过对前向滤波器、后向滤波器和锁相环参数分别进行实时的、自适应步长的调整，在均衡时变多径的同时高精度地锁定接收信号相位，因此适用于相干通信系统。仿真结果表明在相同多径条件下，该方法比基于固定步长LMS算法的判决反馈均衡器输出误码率低1-7倍。     

水声通信中基于软判决的块迭代判决反馈均衡器

在单载波频域均衡水声通信系统中,混合结构的时-频域判决反馈均衡器(H-DFE)计算复杂度高,不利于实时实现;而基于硬判决的块迭代判决反馈均衡器(HD-IBDFE)存在错误符号判决造成系统性能下降问题,同时需要估计判决符号和发射数据之间的互相关函数。该文对水声通信中基于软判决的块迭代判决反馈均衡(SD-IBDFE)接收机算法进行了研究,通过对均衡器输出信号进行软判决,并将符号软信息进行反馈,提高了系统性能,同时采用迭代信道估计方法来适应水声信道的时变性。通过仿真比较得出,该方法在水声信道条件下明显优于HD- IBDFE。对湖上试验数据处理结果表明,在浅水1.8 km通信距离下,单通道无编码QPSK调制可实现10-3的误码率并达到3000 bps的有效数据率。     

滑动窗快速横向滤波的自适应判决反馈均衡器算法

本文提出了一种基于滑动窗广义多路快速横向滤波（ＳＷＦＴＦ）的自适应判决反馈均衡器（ＤＦＦ）算法，它具有快速跟踪性能，故可用于快速时变多径衰落的信道。文中推导了ＳＷＦＴＦ－ＤＦＥ算法。在数字移动通信信道模型上，利用计算机模拟，在均方误差和误码率特性方面与其它均衡器算法进行了比较。     

一种基于FPGA的判决反馈均衡器

论述了一种基于现场可编程门阵列( FPGA)的判决反馈均衡器的设计.首先介绍了判决反馈均衡器的原理,然后给出了Simulink仿真的电路和仿真结果,介绍了用分布式算法(DA)来实现滤波器的原理和各模块原理,最后给出Modelsim仿真结果.     

The Parallel Decision Feedback and Feedforward Equalizer

We illustrate a new type of nonlinear equalizer, obtained by placing a decision feedback equalizer and a decision feedforward equalizer in parallel. This type of equalizer, called a "parallel decision feedback and feedforward equalizer" or, briefly, a "composite equalizer," is characterized by substantially reduced error propagation if the eye diagram is open at the input of the decision device of the decision feedback equalizer and of the first decision device of the decision feedforward equalizer. The composite equalizer may be conveniently built up using a single decision device in the decision feedforward equalizer.     

采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s 并转串/串转并接口

该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55°C～125°C,电源电压覆盖0.9 V±10%,误码率小于1E-12。     

基于多模算法的判决反馈均衡器

研究了基于MMA/GMMA(多模算法/通用多模算法)全数字QAM接收机中DFE(判决反馈均衡器)的设计.此均衡器首先工作于MMMGMMA模式,当均衡器输出的误差足够小时,切换到判决反馈模式.通过大量仿真可以看出,该均衡器能够达到较好的性能.     

一种FTN系统下预测型判决反馈均衡器

超Nyquist码元速率(FTN)理论的出现为提高通信系统数据传输速率奠定了基础。但是,FTN是以引入码间串扰(ISI)为代价的。这给接收端信号检测工作增加了难度。目前已有学者提出了基于线性频域均衡器(FDE)的FTN接收方案。但是FDE在设计抽头系数时没有考虑接收滤波器对信道噪声的影响,而且FDE输出的结果仍然存在残余的ISI,因此性能略差。针对上述问题,将接收滤波器对信道噪声的影响考虑进均衡器设计中,并进一步提出了基于预测型判决反馈均衡器(NPDFE)的FTN接收方案,提高了接收性能。仿真结果表明:在BER=10-4条件下,当ρ=0.8时,NPDFE以提升一倍复杂度的代价使得所需的SNR比FDE减少约5 d B。     

一种新颖的基于差分结构的判决反馈均衡器

多用户型的检测系统，既要求低误码率（BER），又要求较低计算复杂度．本文以此为目的提出一种新颖的具有差分结构的多用户反馈判决反馈均衡器系统，它是由多级具有差分结构的误差反馈滤波器的判决反馈均衡器（DFE-EFF）构成．此算法选择较优的多用户干扰抵消的具有误差反馈滤波器的判决反馈均衡器（多用户干扰抵消．DFEEFF,即多用户反馈DFE-EFF）的方法；并采用差分结构来解决因性能提升所带来复杂度增加的问题．文中给出仿真结果，就多用户反馈DFE-EFF以及具有差分结构的多用户反馈DFE-EFF性能和计算效率做出比较分析。     

运用误差反馈的判决反馈均衡器的性能分析

判决反馈均衡器（Decision Feedback Equalizer，DFE）能补偿具有严重符号间干扰（Inter Symbol Interference，ISI）的信道，且不存在线性均衡器增强噪声的影响。而在其基础上改进的运用误差反馈的DFE，可利用误差反馈滤波器来减少传统DFE中存在的误差信号的相关性，同时其硬件实现的复杂度没有明显提高。理论分析和仿真表明，这种方法比传统的DFE更有效，特别是针对信道有严重符号间干扰的情况。     

通道幅相误差条件下MUSIC空域谱的统计性能

本文分析了通道幅相误差对空间目标参数估计算法MUSIC的影响.推导了幅相误差下空域谱的统计表达式,揭示了幅相误差对空域谱影响的机理.计算机仿真证明了理论分析的正确性.结果表明:幅相误差降低了空域谱峰值,从而造成方向估计误差,也降低了分辨能力.本文给出的结果对阵列设计人员具有一定的参考价值.     

SC-FDE系统的一种新型判决反馈均衡器

针对单载波频域均衡系统MMSE均衡器存在残留码间干扰的缺点,提出MMSE-RISIC判决反馈均衡器消除残留码间干扰.MMSE-RISIC均衡器采用传统MMSE均衡后的判决数据,对残留码间干扰进行估计并消除.残留码间干扰的估计主要采用FFT和IFFT运算,与其他方法相比计算量较小.对该均衡器在不同信道下进行了计算机仿真,结果表明,在频率选择性衰落信道条件下,系统性能有了较为明显的提高.     

编码符号串扰信道的迭代判决反馈均衡算法

本文提出了编码符号串扰信道的两种迭代判决反馈均衡(DFE)算法.采用Turbo原则将卷积码Viterbi译码后的判决经重编码、交织后反馈到前端的判决反馈均衡部分,每次迭代时由于DFE中判决反馈部分来自于经Viterbi译码后的重编码值(因而更可靠),经多次迭代后,系统误码率能得到显著提高.由于采用了DFE算法及迭代硬判反馈结构,系统复杂度较低,从而具有较高的实用价值.     

基于多用户反馈的判决反馈均衡器的研究

本文提出的一种新颖的基于多用户反馈的判决反馈均衡器,解决了在CDMA多用户检测中传统自适应判决反馈均衡器误码率高、系统容量小的缺点.它由具有误差反馈滤波器的判决反馈均衡器(Decision Feedback Equalizer with Error Feedback Filter,DFE-EFF)构成,并在判决后反馈多用户数据抵消多址干扰(多用户反馈干扰抵消).文中给出其结构图,分析各种判决反馈均衡算法.理论证明,具有误差反馈滤波器的多用户反馈干扰抵消判决反馈均衡器(多用户反馈干扰抵消DFE-EFF)较各种判决反馈均衡器为最优,它能同时有效处理ISI,MAI和噪声的干扰.仿真结果表明,在误码率性能和系统容量两方面,多用户反馈干扰抵消DFE-EFF比DFE、DFE-EFF均有较大改善.     

一种改进型低功耗判决反馈均衡器的实现方法

以文献[2]中的PIPEADFE2结构为基础提出一种改进型的PIPEADFE2结构，并在算法级进行一种适用于低功耗设计的代数变换，将其应用在复数滤波器中，得到一种改进型的低功耗判决反馈均衡器结构。在复数滤波器的应用中，相比于文献[2]中提出的1、2两种结构，这种结构在收敛速度上有所提高，而且硬件复杂度也相对较低。     

改进的SC-FDE块迭代判决反馈均衡器

在单载波频域传输(SC-FDE)系统中,块迭代判决反馈均衡器(IBDFE)明显提升了传统线性频域均衡器的性能.未知发送信号与迭代判决信号的相关因子估计是其关键技术,直接影响均衡器的性能.首先对IBDFE相关因子估计算法进行了改进,同时提出一种基于独特字(UW)帧结构的估计方法.该方法利用独特字的已知性和恒包络性进行判决,基于此判决方式使相关因子得到更精准的估计.实验结果表明,两种方法对IBDFE的性能有较为明显的提升.     

基于空间分集的判决反馈结构联合盲均衡算法

以QAM信号为对象,研究提高信号盲自适应均衡性能的算法,该算法利用联合MCMA+DD的误差函数并结合分集合并技术运用到非线性结构的判决反馈均衡器中,形成一种混合盲算法来均衡QAM信号.混合算法中同时利用两误差函数对系数进行更新以提高QAM信号的均衡适应能力,利用空间分集减少衰落的影响和利用非线性结构适应频响起伏大的信道.从仿真结果看,与其他算法相比,该混合算法加快了收敛速度,减小了稳态误差,并且纠正了相位旋转,有效性得到验证.     

空间分集的判决反馈结构实现联合盲均衡算法

摘 要：信道失真和多径衰落特性会造成符号间串扰,从而导致系统性能下降。以QAM信号为对象,研究提高信号盲自适应均衡性能的算法,该算法利用联合MCMA DD的误差函数并结合分集合并技术运用到非线性结构的判决反馈均衡器中形成一种混合盲算法来均衡QAM信号。混合算法中同时利用两误差函数对系数进行更新以提高QAM信号的均衡适应能力,利用空间分集减少衰落的影响和利用非线性结构适应频响起伏大的信道。从仿真结果看,与其他算法相比该混合算法加快了收敛速度、减小了稳态误差并且纠正了相位旋转,有效性得到验证。     

High-Performance VLSI Architecture of Decision Feedback Equalizer for Gigabit Systems

This brief addresses the design of a decision feedback equalizer (DFE) for gigabit throughput rate. It is well known that the feedback loop in a DFE limits an upper bound of the achievable speed. For a$L$-tap feedbackward filter (FBF) and$M$-pulse amplitude modulation, Parhi (1991) and Kasturia and Winters (1991) reformulated the FBF as a$(M) ^L$-to-1 multiplexer. Due to the reformulation, the overhead of extra adders and extra multiplexers are as large as$(M) ^L$. The required hardware overhead should be more severe when the DFE is implemented in parallel. In this brief, we propose two new approaches to implement the DFE when gigabit throughput rate is desired. The first approach is partial pre-computation scheme, which can trade-off between hardware complexity and computational speed. The second approach is two-stage pre-computation scheme, which can be applied to higher speed applications. In the later case, we can reduce the hardware overhead to about$2(M) ^(-L/2)$times of , , and the iteration bound is$(log _2 W+2)/(L/2+1)+(log _2 M)$multiplexer-delays, where$W$is the wordlength of weight coefficient of a FBF. We demonstrate the proposed architectures by apply it to the 10 Gbase-LX4 optical communication systems.