CAM的设计与应用研究

计算机通常以顺序比对的方式进行查找,内容可寻址存储器（CAM）作为一种特殊的高速存储器,只需一次并行比对即可直接得到匹配的结果,速度远远大于顺序查找。介绍了CAM的电路结构,提出了一种基于FPGA的内容可寻址存储器（CAM）的设计方法,使用锁存器对CAM进行设计,并应用于MAC地址的查询。经仿真证明该CAM运行频率能够达到245.42MHz,满足现行网络吞吐率的要求,且配置灵活,易于扩展.     

基于FPGA的寻址与运算操作数存储IP核设计

针对PLC浮点算术运算控制器中运算操作数需传送和存储的问题,提出了一种模块间并行执行寻址与运算操作数存储一体化IP核的思路.采用Verilog语言实现硬件电路构建,分析IP核外部接口结构并利用FPGA并行处理的特点对系统内部功能做出模块划分.在内部时序脉冲作用下,可以完成多种寻址方式访问存储器与寄存器堆以及运算操作数的快速传输.经仿真和板级测试可知,寻址与存储IP核能够按要求自主完成每条指令的功能,操作数据可在1个时钟周期内读取,提高了PLC执行指令速度.     

片上异构多核DSP同步与通信的实现

设计了一个硬件信号量模块,可实现互斥和栅障等同步功能。与使用处理器原子操作指令相比,该方法具有指令数目少、执行效率高的优点。为提高存储器使用效率,基于便笺式存储器的结构特点,设计了具有绝对地址映射和虚拟地址映射两种寻址模式的共享程序存储器以支持指令存储空间复用。FPGA实验结果证明,该设计与传统的采用L2缓存方式相比,可以将多核处理器系统的程序性能提高14.7%。     

基于FPGA和ARM的AES算法设计和实现

针对于高级加密标准(AES,advanced encryption standard)硬件实现的可重构与效率问题,提出了一种基于现场可编程逻辑器件(FPGA,field programmable gate array)和微处理器ARM(advanced RISC machines)的AES设计方法。基于电子密码本(ECB,electronic code book)操作模式,可完成AES所有标准的加密和解密,并进行了工程实现与验证,可作为IP(intellectualproperty)核使用。为实现理想的数据吞吐率/面积比,结合AES和FPGA的特点,对字节替换和密钥扩展采用查表的优化算法,并提出了列混合的优化结构,在保证运算速度下节约了器件资源。利用FPGA内部自带的双端口可配置随机存取存储器(RAM,random access memory)作为信息与密钥的缓存,解决存储和ARM与FPGA时序问题。在进行资源与速度的分析和与3种典型设计比较后的结果表明,具有最好的吞吐率/面积比。     

一种全搜索块匹配算法的FPGA实现及其应用

研究一种全搜索块匹配的脉动阵列结构,将该结构的全搜索块匹配算法在赛林思Virtex-ⅡPro系列现场可编程逻辑门电路（简称FPGA）上综合并实现,给出在FPGA上实现该算法的面积使用和最高工作频率等结果.该结构可用于低码率的实时压缩应用,如MPEG-2. 其最大特点在于可以在运动距离的最大值范围内任意设定运动距离P值,同时搜索区域可以是长宽任意值的区域.     

用于深空粒子探测系统的自动标定装置研制

该文研制了一种基于现场可编程逻辑阵列(FPGA)的自动标定装置,用于对深空粒子探测系统的自动校准和刻度.该标定装置主要包括标准脉冲产生单元、高速模数转换单元和控制与数据处理单元.其控制与数据处理单元基于FPGA实现,采用模块化的设计完成对外围电路控制及数据在线处理.通过各项实验验证,该装置可在复杂环境下实现对系统的基线...     

应用于FPGA测试的导航映射方法

针对目前FPGA厂商的EDA工具不对用户提供专用芯片测试功能,提出一种可应用于FPGA测试的导航映射方法．通过导航映射对FPGA底层硬件进行完全可控操作,精确控制FPGA逻辑资源的使用,可以对FPGA逻辑资源进行有针对性的测试,有效提高FPGA的测试覆盖率,同时在用户约束文件的指导下可以绕开FPGA硬件缺陷进行编程,实现有效的FPGA软件容错功能．本文采用128个测试配置对FPGA进行了验证,结果表明,利用导航映射方法可以得到良好的测试覆盖率．     

对数自动增益控制环路全数字实现

给出一种基于现场可编程门阵列（FPGA）的全数字实现对数模型自动增益控制器（AGC）的构架.该构架中的增益调整电路主要由平方包络检测器、基于坐标旋转数字计算（CORDIC）迭代结构的高效超越函数处理器、基于数字无限冲击响应（IIR）的环路积分器和参数可配置的控制逻辑发生器组成.包络检测器只要用阶数很低的有限冲击响应（FIR）滤波器就可以满足滤波性能.采用对称系数的转置型结构使得滤波器的乘法器个数降低一半.数字无限长冲激响应滤波器IIR逼近模拟积分器,通过简单近似处理得到一个结构和实现非常简单的数字积分器.基于CORDIC迭代的超越函数处理器可以很方便地实现对数转换器,该结构采用迭代算法可以输出任意精度的结果,并且容易实现电路资源和电路速度的折中,避免了传统算法对存储器要求高的缺点.采用全并行的流水结构使得电路最高工作时钟可达206 MHz.最后给出基于FPGA器件的设计结果和硬件仿真,实验结果和理论分析完全吻合.     

基于FPGA的并行数字信号处理技术研究

采用传统技术进行数字信号处理受到信号干扰和时延影响,导致处理效果较差,因此提出了基于FPGA的高效FFT并行数字信号处理技术.依据FFT实现流程,设计信号存储单元.在该单元内采用RAM随机存取存储器来存储数据,使运算结果显示在实虚部.利用FPGA的FFT四进制计算方式,将运算结果所产生的旋转因子读写地址映射到二维平面上,改善信号干扰问题,为基带采样率控制提供波特率二进制数字信号.通过控制输入数字信号数量,可达到控制相位稳定寻址目的,根据寻址结果,实现对并行数字信号的处理.通过实验对比结果可知,采用FPGA的高效FFT技术能够实现并行数字信号高效处理的目的.     

一个新的Rosslor超混系统的设计及实现

该文通过在Rosslor超混沌系统中引入一个反馈控制得到了一个新的四维自治超混沌系统。该系统的基本特性可以通过分岔分析和Lyapunov指数分析得到验证。并构建了一个模拟电路,通过示波器可观察该超混沌系统的吸引子。此外,FPGA技术也被应用到该连续超混沌系统数字化上。由FPGA产生的数字序列和通过D/A转换得到的吸引子可通过实验设备观察到。     

用于描述和验证数字电路的一阶间隔时态逻辑

提出一种新的时态逻辑——一阶间隔时态逻辑（ＦＯＩＴＬ）,它是扩充了间隔时间算子的一阶时态逻辑。它能精确地描述数字电路的时间特性,支持连续和离散的时间结构并能对时间信息进行推理。本文给出了ＦＯＩＴＬ的基本框架,并对其进行了验证。     

用于FPGA IP保护的低成本高性能PUF设计

随着现场可编程门阵列在电子系统设计中的广泛应用,人们越来越重视基于现场可编程门阵列的知识产权保护问题．但在实际应用中,在现场可编程门阵列上实现环形振荡器型物理不可克隆函数还面临着诸多挑战,如环形振荡器型物理不可克隆函数电路的面积消耗很大; 有限的逻辑资源使得激励响应对数量有限,限制了该知识产权保护方法的应用范围．为了解决这些问题,首先提出了一种逻辑混合技术．该技术把物理不可克隆函数逻辑和正常电路逻辑在现场可编程门阵列实现中混合起来,以减少物理不可克隆函数的电路面积消耗．其次,采用了一种后处理方法,极大地增加了所设计环形振荡器型物理不可克隆函数的激励响应对数量．实验结果显示,文中设计的物理不可克隆函数的性能优异,可靠性、随机性和独特性分别为99.97％、50.37％、49.83％．同时,消耗的硬件资源比其他同等性能的物理不可克隆函数少了45％．     

一种利用资源协商的FPGA布局方法

由于布局是现场可编程门阵列电路开发流程中耗时最长的步骤之一,所以为了提高布局的速度,提出了一种新的现场可编程门阵列布局方法。首先,在初始布局阶段,电路中的各逻辑单元根据花费计算公式选择使用成本最小的物理资源,并且允许多个逻辑单元占用同一个物理资源;然后,迭代地对占用被重用物理资源的逻辑单元重新布局,通过逐渐增大重用资源的使用成本,从而逐步消除资源重用;最后,用低温模拟退火算法对布局结果进行局部优化。实验结果表明,与学术界主流布局工具相比,该方法将布局时间减少了52%,同时电路延时降低4.8%,总线长减少1.9%。所提布局方法显著地减少了现场可编程门阵列电路布局所需时间,从而缩短了电路编译调试周期,有助于提高开发人员的效率。     

基于竞争-冒险的卡诺图在组合逻辑电路中的应用

在组合逻辑电路中竞争是一种特有的现象,该现象是由同一输入信号经过不同的逻辑门电路后到达同一终点时产生的延迟时间差造成的,而竞争现象的发生往往容易引起冒险现象的发生。因此,在对组合逻辑电路进行设计时,应尽量避免电路中出现竞争冒险现象,因为它会导致组合逻辑电路在逻辑设计上虽然准确无误,但是会在实际的调试运行过程中得到错误的结果。文章在对竞争冒险现象产生的原因,识别方法分析的基础上,介绍了一种简单易操作的卡诺图法来识别和清除竞争冒险现象。     

Optimization methodology for the number of additions in multiplier

This paper presents a low-power design methodology for the multiplier, whose optimization specification is the number of operations of the adders inside synthesized multiplier. The implementation technique resolves the problem of the optimization logic being introduced into the optimized system, which exists in present low power design. It can reduce system power and area significantly without an additional logic, a declined system working efficiency and a declined calculation accuracy. After a radio-frequency circuit is optimized, FPGA test results show that logic utilization is reduced by 32.1％, total registers number is reduced by 33.1％, and total block memory bits utilization is reduced by 35.4％. The methodology has good performance in optimizing the system including large-scale multipliers, such as DSP, digital filter, etc.     

FPGA的比较与选型

随着集成电路技术的发展,现场可编程门阵列（ＦＰＧＡ） 以其独特的优点得到了越来越广泛的应用。目前有很多厂家生产ＦＰＧＡ,其中Ｘｉｌｉｎｘ 和Ａｌｔｅｒａ 公司的ＦＰＧＡ 产品使用比较广泛。本文主要以Ｘｉｌｉｎｘ ＸＣ４０００ 系列和Ａｌｔｅｒａ ＦＬＥＸ 系列为例,从ＦＰＧＡ 内部结构的可编程逻辑块,输入／ 输出块和连接布线资源三个方面对两个公司的产品进行比较     

数字电路逻辑模拟软件DCLSS的研究与实现

为了能够在微机上用软件实现不依赖于特定实验装置的数字电路实验 ,开发了基于Windows环境下的数字电路逻辑模拟软件DCLSS .软件采用图形输入方式 ,元件模型为五值、三强度及上下跳变延迟 ,模拟算法采用表驱动方法、时间映射方式、门级和功能级混合模拟 .该软件能够模拟组合逻辑电路、同步和异步时序逻辑电路及部分GAL等可编程逻辑元件组成的电路 .并重点介绍了软件所采用的元件模型及模拟算法     

基于模糊逻辑的电路非线性动态特性模型

该文提出了一种基于模糊逻辑的电路动态特性行为建模方法.该方法基于非线性动态系统辨识理论,以精心设计的激励信号下的瞬态响应的抽样值为样本,利用模糊逻辑系统的万能函数逼近能力来逼近电路外部端口的动态特性.介绍了建模的原理与过程,给出了一个具体电路的例子,证明方法是可行的.     

一种基于电路简化的DRAM逻辑参数提取方法

提出了一种动态随机存储器（DRAM）逻辑参数提取的新方法。利用DRAM在给定一组输入激励波形时只有部分存储单元是活动的以及电路结构很规整的特点，通过去掉不活动存储单元及合并活动Bit线上的负载来简化电路。提出了DRAM逻辑的激励波形生成等算法，减少了逻辑参数提取过程中引入的人为误差。研究表明，新方法能够很好地保持电路原有的功能特性和电气特性，基于此方法测得的逻辑参数有较好的精度，并大大加快了提取速度。     

EWB在数字电路教学中的应用

介绍了仿真软件EWB(Electronics Workbench)的数字逻辑电路仿真功能与实现方法。四个典型数字电路仿真分析表明了EWB为数字电路分析设计提供了实用、高效的仿真环境,EWB的应用改善了数字电子技术教学手段。