一种交替游程编码的SOC测试数据压缩方法

以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据中的“0”和“1”游程,可以大大减少长度较短的游程数量,针对国际标准片上系统芯片验证表明,与其他算法相比,量子进化算法有效满足了功耗要求同时获得了较短的测试时间,与其他压缩编码方法相比,提出的方法获得了更有效的压缩效果。     

SoC测试访问机制和测试壳的蚁群联合优化

针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoC Wrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题.     

使用SystemC设计UART IP核

IP核技术是系统芯片SOC设计中的一个重要部分，如何实现和利用IP核减小SOC设计的复杂度成为目前微电子设计中的热点。将UART通信技术核心功能设计成紧凑的IP核，易于应用在各种嵌入式环境。本文说明了如何使用SystemC语言工具设计该IP核。     

IP软核的测试技术研究

随着超大规模集成电路技术的不断发展,集成电路的集成度不断增加;片上系统(SOC)的规模越来越大,片上系统的设计就变得越来越复杂。开发IP核成为SOC的重要设计手段。同时,IP核的测试也对科研人员提出了新的挑战。本文重点描述了IP的测试技术,证明了文献[1]中给出的伪穷举法。并以可编程8255并行I/O接口芯片为例说明了使用伪穷举法进行了IP核校验的方法。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

面向测试优化的片上网络映射算法

针对复杂片上系统(SoC)芯片的片上网络(NoC）映射方案未考虑测试需求的问题,提出了一种面向测试优化的NoC映射算法,兼顾了可测性的提升和映射开销的最小化。该映射方案首先依据特定的测试结构,使用划分算法进行片上系统所有IP核的测试分组,其优化目标为测试时间最短;之后,再基于分组内IP核之间的通信量,应用遗传算法实现NoC映射,其优化目标是在测试优化的基础上实现映射开销最小。通过多个ITC'02测试基准电路进行的实验结果表明:应用该方案后,测试时间平均减少12.67%;与随机任务映射相比,映射代价平均减少24.5%。     

嵌入式SOC系统设计

作为目前集成电路设计的主流,虽然SOC结构趋同性很大并且有众多商用IP核,但由于嵌入式系统的针对性,这就意味着从体系结构设计到BIOS、操作系统移植,要花费大量的时间与精力.通过对目前各种SOC体系结构的调查研究,提出了一种嵌入式SOC系统架构,功能完整、结构简单、易于扩展,稍加改动就可以满足大多数嵌入系统应用,并提供了一系列软硬件解决方案.     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

RF905无线通信IP软核的优化设计

利用DMA数据传输方式的特点,设计了一种基于DMA方式的RF905无线通信IP软核。该IP软核基于AVALON总线,其控制和运算逻辑由一片FPGA芯片完成,适合应用于NIOSII嵌入式系统。测试与验证表明,该IP软核在传输数据时大大降低了CPU的占用时间,提高了嵌入式系统的性能并且占用较少资源,与一般的IP硬核相比,速度快,成本低,灵活性好,可移植性强,从而更能满足短距离无线通信的要求。该IP软核已应用于某无线电力参数监测系统中。     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

A novel mapping algorithm for three-dimensional network on chip based on quantum-behaved particle swarm optimization

Mapping of three-dimensional network on chip is a key problem in the research of three-dimensional network on chip. The quality of the mapping algorithm used directly affects the communication efficiency between IP cores and plays an important role in the optimization of power consumption and throughput of the whole chip. In this paper, basic concepts and related work of three-dimensional network on chip are introduced. Quantum-behaved particle swarm optimization algorithm is applied to the mapping problem of three-dimensional network on chip for the first time. Simulation results show that the mapping algorithm based on quantum-behaved particle swarm algorithm has faster convergence speed with much better optimization performance compared with the mapping algorithm based on particle swarm algorithm. It also can effectively reduce the power consumption of mapping of three-dimensional network on chip.     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

用遗传算法优化测试通路结构设计

嵌入核测试通路问题是片上系统设计中的重要问题,由于嵌入核与芯片的输入/输出管脚没有直接通路,因此需要设计专门的测试通路结构对它们进行测试,以减少测试时间,降低测试成本,提出一种基于遗传算法的优化算法来设计测试通路结构,并选取了两个假定的、比较复杂的片上系统作为例子,实验结果表明,文中算法搜索到全局最优解(或近似全局最优解)的能力优于现有的整数线性规划方法。     

MELP解码器系统的FPGA实现

低比特率混合激励线性预测（MELP）算法的复杂性使得MELP声码器系统的实时实现比较困难。根据MELP声码器的算法,提出了一种新的基于现场可编程门阵列（FPGA）实现整个解码器系统的单片方案,并在FPGA平台上完成了对整个系统的验证。该系统主要包括NiosII微处理器和自定义IP模块,通过自定义IP弥补了NiosII处理器运算能力的不足。实验结果表明,实现了MELP解码系统的实时处理。     

基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。     

基于粒子群算法优化支持向量机汽车故障诊断研究

汽车故障检测和诊断技术一直是国内外研究热点问题。支持向量机用于汽车故障诊断时,其多分类组合决策对分类正确率及诊断时间有很大影响,为了有效提高汽车系统故障诊断的效率和精度,提出了一种基于粒子群算法优化层次支持向量机汽车故障诊断检测方法。针对分解支持向量机具有测试时间短、结构难以确定的特点,利用粒子群算法,依据最大间隔距离原则优化层次支持向量机模型,使每个节点的支持向量机具有最大分类间隔,减少了误差积累,从而优化了多级二叉树结构的SVM,实现故障的分级诊断。仿真实验结果表明,提出的算法在所有参比模型中精度最高,能高效地对汽车系统的故障进行检测与定位,具有较强的泛化能力,同时缩短了故障诊断时间。