基于信息截断的低复杂度多进制LDPC码译码器

针对多进制低密度奇偶校验(LDPC)码译码算法实现复杂度较高的问题,基于简化增强串行广义比特翻转译码算法(SES-GBFDA),提出将每个符号的对数似然值截断为有限值进而有效减少存储需求和计算复杂度的译码算法,即截断SES-GBFDA.对于定义在伽罗华域GF(32)上的多进制LDPC码译码器,将基本更新单元的数量由32...     

多进制高斯信道下四进制LDPC码的实现

四进制低密度校验码(Low-Density Parity-Check Code,LDPC)具有较好的抗突发差错性能。为了进一步改善系统的性能并适当降低其复杂度,在二进制LDPC码的基础上,主要研究短码长四进制LDPC码,并在原有串行译码算法的基础上对其改进,提出一种基于校验点准确度的串行译码算法。仿真结果表明,在多进制高斯信道条件下,对于短码而言,改进的串行译码算法性能要优于串行译码算法,在误码率为10-2时,能获得0.25 d B的编码增益。     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。     

一种多进制LDPC码加权符号翻转译码算法

提出了一种低复杂度基于翻转规则的多进制低密度奇偶校验(Low-Density Parity-Check ,LDPC)码符号翻转译码算法。为寻求有效码字,该算法在符号向量空间迭代地更新硬判决的接收符号向量。每一次迭代只改变一个符号,其符号翻转函数综合考虑了不满足校验式的个数和接收比特和计算出符号的可靠性度量。在高阶伽罗华域中采用一种无限环路规避和翻转符号选取方法,同时提出了翻转规则设计方法,该设计决定了计算复杂度和差错性能。仿真结果表明,该符号翻转算法在帧长为150符号的16进制LDPC码中取得了纠错性能和计算复杂度的有效权衡。     

DTMB中LDPC码编译码器的FPGA实现

针对数字地面多媒体广播标准中的低密度奇偶校验(LDPC)码,设计实现了基于现场可编程逻辑门阵列(FPGA)的LDPC码编译码器。设计所采用的编译码器方案均采用部分并行结构,在吞吐量与硬件复杂度之间达到了较好的折中。进一步,实现了用于LDPC码性能测试的误码测试硬件系统。基于FPGA的硬件实现结果表明,针对码率为0.4的LDPC码,设计的编译码器可工作在160MHz的时钟频率下,以译码前的数据量计算,吞吐量达到214Mbps。当误比特率为10-6时,实现的6比特量化译码器与浮点译码器的性能差距仅为0.05d B。     

基于FPGA的卷积码的编/译码器实现

首先阐述了（2,1,2）卷积码的原理和维特比（Viterbi）译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列（FPGA）设计和实现。仿真表明了设计模块的正确性,而且能够满足速度和精度的要求。其次对最大自由距离的非恶性卷积码在高斯白噪声（AWGN）信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低。结果表明所设计的卷积码译码器输出时延小,占用资源较少。具有一定的实用价值。     

多进制LDPC码编译码研究

低密度奇偶校验(LDPC)码是当前广泛应用的信道编码方式.多进制LDPC码在各类噪声的干扰下,纠错性能仍然极好,是如今信道编码学者重点研究方向.主要研究多进制LDPC码的编码和译码方法,通过软件仿真,分别对比不同编码和译码方法的纠错性能,并分析造成纠错性能差异的原因.主要对一种由二进制LDPC码中元素替换得到的四进制LDPC码,通过软件进行仿真分析,并最终得到5/6码率,采用16符号正交幅度调制(16QAM)方式的四进制LDPC码的编码结构.     

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一.该文深入研究了RS编解码的原理,对相关算法进行优化.并在FPGA上实现了(31,27)编解码器.由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求.     

多进制（Q-ary）LDPC码的编译码原理

多进制(Q-ary)LDPC码是将二进制LDPC码一般化到有限域GF(q),其校验矩阵元素不再是(0,1),而是集合(0,1,…,q-1),其译码仍然采用高效的信度传递迭代译码算法.本文主要阐述了多进制LDPC码的编译码原理,并介绍了一种可简化译码的傅立叶变换译码算法.通过将多进制LDPC码的性能与二进制LDPC码和RS码的性能进行比较,可以看出多进制LDPC码在磁存储系统、下一代ADSL系统以及深空通信方面将是取代RS码的强有力的候选,有极其重要的应用价值.     

一种基于共用存储空间的FPGA的QC-LDPC码并行译码架构

针对QC-LDPC码并行译码FPGA实现结构复杂、资源消耗大等不足,文章提出一种中间计算变量的共用FPGA存储资源的QC-LDPC码并行译码架构,此架构通过两个交织单元,使得变量更新节点和校验更新节点的结构使用同一个存储资源,该架构具有控制简单、效率高和存储需求量低等优点,适用于高速卫星、地面等通信系统接收机中。     

一种改进的多元LDPC码译码算法

在多元LDPC码的软判决译码算法中,迭代过程中没有使用判决结果和校验和中隐藏的一些信息,在判决结果中隐藏着稳定性信息,校验和中隐藏着变量节点的可靠度信息。从混合译码算法思路出发,借鉴硬判决译码算法中统计校验和的做法和联合迭代检测译码算法中的反馈调整思想,对FFT-BP译码算法进行了改进。改进算法利用迭代过程中的可靠性和稳定度信息,对由变量节点向校验节点传递的消息向量进行调整以使其提供更多正确信息。仿真结果表明,改进的译码算法在没有增加复杂度的前提下,提升了FFT-BP译码算法的性能,在不同参数设置下,性能改进在0.2 d B左右。     

多元LDPC码列分层DBC译码算法

针对多元LDPC码扩展最小和（Extended Min Sum,EMS）译码算法收敛速度慢、运算复杂度高的问题,提出一种多元LDPC码列分层动态检泡（Dynamic Bubble-Check,DBC）译码算法。首先对变量节点按不同列重进行分层处理,译码时率先更新列重较大分层的变量节点消息,不同层之间采用串行方式进行消息传递,通过并串结合的方式降低译码迭代次数。在校验节点消息更新过程中,采用动态检泡方法减少EMS算法中的运算量,降低算法复杂度。仿真结果表明,在几乎不损失性能的前提下,该算法的平均最大迭代次数仅为EMS译码算法的50%,复杂度降低为EMS算法的50%。     

Architecture of Generalized Bit-Flipping Decoding for High-Rate Non-binary LDPC Codes

A VLSI architecture for the generalized bit-flipping decoding algorithm for non-binary low-density parity-check codes is proposed in this paper. The tentative decoding steps of the algorithm have been modified to avoid computing and storing a matrix of dimension N×2 ^q , for a code (N,K) over GF(2 ^q ), reducing its complexity with a minimal penalization of its performance, less than 0.05 dB compared with the original algorithm. The architecture was synthesized using a 90 nm standard cell library, for the (837,723) non-binary code over GF(2⁵), requiring 590220 xor gates and achieving a throughput of 89 Mbps. Additionally, it was implemented in a Virtex-VI FPGA device with a cost of 4070 slices and a throughput of 44.6 Mbps.     

两种降低复杂度的符号翻转多元LDPC译码算法

该文提出两种低复杂度的基于符号翻转的多元低密度奇偶校验码(LDPC)译码算法:改进型多元加权译码算法(Iwtd-AlgB)和基于截断型预测机制的符号翻转(TD-SFDP)算法.Iwtd-AlgB算法利用外信息频率和距离系数的简单求和取代了迭代过程中的乘性运算操作;TD-SFDP算法结合外信息频率和翻转函数特性,对译码节点和有限域符号进行截断与划分,使得只有满足条件的节点和符号参与运算与翻转预测.仿真和数值结果显示,该文提出的两种算法在性能损失可控的前提下,可减少每次迭代的运算操作数,实现性能和复杂度之间的折中.     

LDPC编译码技术研究

LDPC码,即低密度奇偶校验码,本质上是一种线性分组码,其译码性能比Turbo码更接近香农限。文中首先介绍了LDPC码的定义及描述;其次对LDPC码快速编码方法进行分析,对可线性编码的LDPC码构造进行探讨;然后对LDPC的译码技术进行研究;最后对LDPC码的应用前景进行讨论。     

LDPC码的级联译码算法的改进与实现

针对中短码长中LDPC码的OSD串行级联译码算法,给出了一种FPGA实现方案。该方案基于FPGA芯片中的块RAM资源,实现了OSD译码中GF(2)上的高斯消元算法,避免了其对逻辑资源的大量消耗。结果表明,该实现方案可在中低端FPGA上实现500 kbit·s^-1吞吐量的LDPC码OSD串行级联译码器。     

一种快速准规则LDPC码编码器的硬件实现

LDPC码用迭代概率译码算法能接近香农限,但编码器常具有码长二次方的复杂度。论文介绍了一种基于Q矩阵的准规则LDPC码编码器直接用H矩阵进行设计,简化了H矩阵存储量,采用半并行结构,能进行运算量为线性复杂度的快速编码。编码器在Xilinx Virtex2 XC2V1000上用Verilog语言完成了物理实现。