H.264中CAVLC解码器的设计与优化

为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080 p高清视频的实时解码。     

H.264/AVC视频编码新技术

H.2 64/ AVC是国际电联 ITU -T的视频编码专家组 VCEG和国际标准化组织 ISO/ IEC的活动图像专家组 MPEG联合制定的视频编码新标准 ,其目的是为了获得更好的图像压缩效果和更好地适应不同的网络环境。本文从编码效率和网络适应性方面讨论了 H.2 64/ AVC中所采用的新技术。     

H.264解码器中CAVLC码表查找算法的改进

针对H.264解码器参考模型JM6.1提出了一种CAVLC码表查找算法的改进方法.通过将二维码表转换成二叉树形式,避免了对整个码表的遍历查找过程,使查找速度提高了2～3倍.     

视频编码H.264/AVC新技术及其优化

本文详细介绍了视频编码新标准H.264/AVC中的运动估计和运动补偿、预测、证书变换、量化、熵编码环路滤波、帧切换等技术及其优化设计.     

H.264/AVC硬件解码器设计及其验证策略

提出了一种H.264/AVC硬件解码器的SOC/ASIC设计方案,并在实现电路的基础上,重点分析了基于文中的硬件设计方案的验证策略。该设计方案已经在基于FPGA的验证平台上通过功能原型验证,结果证明,这是一个完全可行的H.264/AVC硬件解码设计方案。     

在FPGA上实现H.264/AVC视频编码标准

尽管H.264/AVC承诺将比已有视频编码标准具有更高的编码效率,它仍为系统架构师、DSP工程师和硬件设计人员带来了巨大的工程设计挑战。H.264/AVC标准引入了自1990年推出H.261之后视频编码标准演进过程中出现的大部分重大改变和算法间断(algorithmicdiscontinuities)。实现H.264/     

基于H.264/AVC和AVS的视频解码芯片系统结构设计

对H.264/AVC和AVS的宏观算法和局部异同点进行了分析,提出了基于H.264/AVC和AVS的视频解码器芯片系统结构,以满足高处理能力和高吞吐量的要求.在此结构中,将混合视频编码框架分为5个处理核,各处理核通过不同参数的设置来实现相应标准的处理过程,实现硬件的可重用.采用多级混合的流水线结构,充分利用视频处理任务级的并行性,提高处理的吞吐量.采用3级的存储器系统结构,并对存储器结构的3个层次分别进行优化,有效提高了数据访问的效率核并行度.     

基于H.264解码中CAVLC的优化

文章介绍了视频编解码标准H．264解码器的解码流程，并分析了解码器中的熵编码原理与过程．针对解码过程中所查码表的特点，提出了把码表适当分块来缩小其查表范围的优化方法。从而提高解码器在熵编码过程中的解码速度，以满足实时性的要求。     

H.264软件解码器的优化

分析了H．264软件解码器的结构，指出了影响速度的瓶颈，并给出了一种优化方案-从程序结构入手，结合MMX^TM技术，对H264软件解码器进行全面的优化。优化后的解码器在P3／800MHz以上的PC机上能够对于CIF格式的H．264序列进行实时解码。     

H.264/AVC视频编码标准的技术特点及应用分析

H.264／AVC是ITU-T视频编码专家组和ISO／IEC运动图像专家组(MPEG)共同开发出来的最新视频编码标准,它具备许多新的技术特点,如:多模式运动预测、柔性宏块排序、整数变换、一致性变字长编码、内容自适应二进制算术编码、分层编码、错误约束机制、错误掩盖技术及高效的比特流切换技术等等。本文在阐述该标准系统层结构的基础上,分析其主要技术特点及H.264／AVC VBR码流特性,阐述该标准在IP网络及无线网络中的应用情况。     

Design of High‐Speed CAVLC Decoder Architecture for H.264/AVC

In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock.     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

A Novel Cost-Effective and Programmable VLSI Architecture of CAVLC Decoder for H.264/AVC

This paper proposes a novel cost-effective and programmable architecture of CAVLC decoder for H.264/AVC, including decoders for Coeff_token, T1_sign, Level, Total_zeros and Run_before. To simplify the hardware architecture and provide programmability, we propose four new techniques: a new group-based VLD with efficient memory (NG–VLDEM) for Coeff_token decoder, a novel combined architecture (NCA) for level decoder, a new group-based VLD with memory access once (GMAO) for Total_zeros decoder and a new VLD architecture based on multiplexers instead of searching memory (MISM) for Run_before decoder. With the above four techniques, the proposed CAVLC decoder can decode every syntax element within one clock cycle. Synthesis result shows that the hardware cost is 3,310 gates with 0.18 μm CMOS technology at a clock constrain of 125 MHz. Therefore, the proposed design is satisfied for real-time applications, such as H.264/AVC HD1080i video decoding.

H．264解码器中CAVLC码表查找算法的分析与优化

针对H.264解码器的参考模型JM对CAVLC算法的查表部分进行分析,并提出了改进的算法.其中提出了三种改进的算法,分别为分组子表法、二叉树法和二又树子表混合法.通过上述三种方法的优化,使查表过程中可以避免对这个码表进行查找,节省了查表时间,提高了查表速度.     

H．264/AVC解码器中去块效应滤波系统

本文介绍了H．264/AVC编解码器中块效应产生的原因及去块效应滤波的算法原理,提出了基于FPGA平台实现的H．264/AVC解码器中的去块效应滤波系统的硬件设计方法,并通过了仿真验证。     

基于门控时钟的低功耗CAVLC解码器设计

提出了一种应用于H.264／AVC的低功耗上下文自适应变长编码（CAVLC）解码器的设计方案。对各解码块和内部寄存器分别采用模块级和寄存器级的时钟门控,关闭空闲的时钟,降低了解码器的动态功耗。该设计采用0．25μm工艺,在100MHz时钟约束下,对门控后的解码器进行功耗分析,结果证明CAVLC解码器的功耗降低了65％。     

新一代视频编码标准H．264／AVC的关键技术研究

H.264/AVC是继H.263之后的新一代视频编码新标准,它采用了大量的新技术,适合各种媒体的传输和存储,可以面向交互式和非交互式应用.这里主要介绍了它的关键技术,通过仿真实验研究了H.264/AVC的优越性.实验结果表明,H.264/AVC在改善编码性能和提高编码效率以及传输鲁棒性方面与现有的任何标准相比,在同样保真度的条件下,可节省码率50%以上.     

一种面向H.264/AVC的码率控制算法

码率控制是视频编码中非常重要的技术之一,任何标准离开码率控制其应用都会受到限制.H.264/AVC是目前最新的视频编码标准,本文根据H.264/AVC编码标准的特性及其HRD部分对码率控制的要求,提出了一种新的适合H.264/AVC的码率控制算法,该算法实现了率失真优化与码率控制的结合,使得在达到码率控制的同时也能保证较高的编码效率,同时在码率控制的过程中根据HRD缓冲区状态进行位分配调整,保证了编解码缓冲区既不上溢又不下溢.该算法作为技术提案已被H.264/AVC接受,并集成到H.264/AVC的校验模型软件中.     

一种基于H.264/AVC的空域分级编码方案

提出了一种基于H.264/AVC的空域分级视频编码器方案,给出的实验结果表明,和不采用分级编码的H.264/AVC编码器相比,该方案的增强层编码器可以降低视频传输所需带宽约20%～30%,计及传输基本层后,总比特率也仅比不分级的比特率约增加不到10%.