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为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080 p高清视频的实时解码。 相似文献
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H.2 64/ AVC是国际电联 ITU -T的视频编码专家组 VCEG和国际标准化组织 ISO/ IEC的活动图像专家组 MPEG联合制定的视频编码新标准 ,其目的是为了获得更好的图像压缩效果和更好地适应不同的网络环境。本文从编码效率和网络适应性方面讨论了 H.2 64/ AVC中所采用的新技术。 相似文献
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H.264解码器中CAVLC码表查找算法的改进 总被引:5,自引:3,他引:2
针对H.264解码器参考模型JM6.1提出了一种CAVLC码表查找算法的改进方法.通过将二维码表转换成二叉树形式,避免了对整个码表的遍历查找过程,使查找速度提高了2~3倍. 相似文献
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视频编码H.264/AVC新技术及其优化 总被引:1,自引:0,他引:1
本文详细介绍了视频编码新标准H.264/AVC中的运动估计和运动补偿、预测、证书变换、量化、熵编码环路滤波、帧切换等技术及其优化设计. 相似文献
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在FPGA上实现H.264/AVC视频编码标准 总被引:2,自引:0,他引:2
WilsonC.Chunq 《电子设计应用》2005,(8):90-92,94
尽管H.264/AVC承诺将比已有视频编码标准具有更高的编码效率,它仍为系统架构师、DSP工程师和硬件设计人员带来了巨大的工程设计挑战。H.264/AVC标准引入了自1990年推出H.261之后视频编码标准演进过程中出现的大部分重大改变和算法间断(algorithmicdiscontinuities)。实现H.264/ 相似文献
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对H.264/AVC和AVS的宏观算法和局部异同点进行了分析,提出了基于H.264/AVC和AVS的视频解码器芯片系统结构,以满足高处理能力和高吞吐量的要求.在此结构中,将混合视频编码框架分为5个处理核,各处理核通过不同参数的设置来实现相应标准的处理过程,实现硬件的可重用.采用多级混合的流水线结构,充分利用视频处理任务级的并行性,提高处理的吞吐量.采用3级的存储器系统结构,并对存储器结构的3个层次分别进行优化,有效提高了数据访问的效率核并行度. 相似文献
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基于H.264解码中CAVLC的优化 总被引:1,自引:0,他引:1
文章介绍了视频编解码标准H.264解码器的解码流程,并分析了解码器中的熵编码原理与过程.针对解码过程中所查码表的特点,提出了把码表适当分块来缩小其查表范围的优化方法。从而提高解码器在熵编码过程中的解码速度,以满足实时性的要求。 相似文献
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In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock. 相似文献
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This paper proposes a novel cost-effective and programmable architecture of CAVLC decoder for H.264/AVC, including decoders
for Coeff_token, T1_sign, Level, Total_zeros and Run_before. To simplify the hardware architecture and provide programmability,
we propose four new techniques: a new group-based VLD with efficient memory (NG–VLDEM) for Coeff_token decoder, a novel combined
architecture (NCA) for level decoder, a new group-based VLD with memory access once (GMAO) for Total_zeros decoder and a new
VLD architecture based on multiplexers instead of searching memory (MISM) for Run_before decoder. With the above four techniques,
the proposed CAVLC decoder can decode every syntax element within one clock cycle. Synthesis result shows that the hardware
cost is 3,310 gates with 0.18 μm CMOS technology at a clock constrain of 125 MHz. Therefore, the proposed design is satisfied
for real-time applications, such as H.264/AVC HD1080i video decoding.
相似文献
Shunliang MeiEmail: |
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针对H.264解码器的参考模型JM对CAVLC算法的查表部分进行分析,并提出了改进的算法.其中提出了三种改进的算法,分别为分组子表法、二叉树法和二又树子表混合法.通过上述三种方法的优化,使查表过程中可以避免对这个码表进行查找,节省了查表时间,提高了查表速度. 相似文献
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码率控制是视频编码中非常重要的技术之一,任何标准离开码率控制其应用都会受到限制.H.264/AVC是目前最新的视频编码标准,本文根据H.264/AVC编码标准的特性及其HRD部分对码率控制的要求,提出了一种新的适合H.264/AVC的码率控制算法,该算法实现了率失真优化与码率控制的结合,使得在达到码率控制的同时也能保证较高的编码效率,同时在码率控制的过程中根据HRD缓冲区状态进行位分配调整,保证了编解码缓冲区既不上溢又不下溢.该算法作为技术提案已被H.264/AVC接受,并集成到H.264/AVC的校验模型软件中. 相似文献