SOC设计值得注意的几个方面

本文首先阐述了SOC的优点，接着介绍了在SOC设计方面几个值得注意的方向，包括低功耗设计技术，SOC没计新方法．硬件仿真．可编程SOC技术等。     

SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括：含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。     

基于IP的SOC设计

系统级芯片(System-on-Chip,SOC)是10年前就出现的概念,它是微电子技术当前最迫切的发展方向。从技术层面看,系统级芯片技术是超大规模集成电路(ULSI)发展的必然趋势和主流,它以超深亚微米(Very Deep Sub-Micron,VDSM)工艺和IP核复用(IP Reuse)技术为支撑。在国家高技术研究发展863计划中,SOC作为微电子重大专项已列入了2000～2001年度信息技术领域的重大专项     

基于边界扫描技术的SOC数字电路可测性设计

随着SOC系统的快速发展,如何对其进行有效的测试与诊断是当前研究的热点问题。从SOC数字电路可测试性设计的角度出发,基于边界扫描技术,设计了具有边界扫描结构的IP核,并对相应的测试方法进行了研究。通过仿真及时序分析,验证了该设计方法的可行性,为SOC系统的测试提供了新的思路。     

基于IP的系统芯片(SOC)设计

随着集成电路设计与工艺技术水平的提高，出现了系统芯片(SOC)的概念。本文介绍了基于IP的SOC设计方式的设计流程，指出了其与传统IC设计方法的不同。讨论了支持SOC设计的几种关键技术，并对SOC的技术优势及发展趋势作了全面阐述。     

探讨SOC的测试技术

1 系统芯片随着半导体科技的进步和市场需求的不断推动,我们已经可以把越来越多的线路或者功能模块同时设计在一颗芯片中,构成了一块系统芯片（SOC）。     

系统芯片的测试与可测性设计

随着集成电路制造技术的快速发展，系统芯片SOC(System-on-chip)的应用日益广泛。但SOC设计也遇到诸多挑战，测试就是其中的挑战之一。众所周知，测试问题是SOC设计的一个瓶颈。SOC的测试应包括各内核的测试、用户定义逻辑模块的测试以及各功能块(内核、用户定义逻辑模块)之间连接的测试。因此，SOC的测试是一项重要且耗时的工作。     

多媒体SOC芯片的低功耗设计

从集成电路功耗原理出发,分析了CMOS电路功耗的来源,从集成电路设计的系统级、算法级、架构级、电路/门级以及工艺/器件级五个抽象层次出发,整理、总结了当前主要的低功耗设计方法,并在实际的移动多媒体处理应用SOC芯片设计中,平衡产品成本、设计复杂度、设计环境等多种因素,确定并应用了适合设计对象的低功耗设计方法的组合.通过对于样片功耗的测试分析,低功耗设计方法(组合)取得了预期的效果,实现了较低的动态功耗与很低的静态功耗.     

32位SOC设计平台及税控收款机专用芯片开发

本文首先介绍了一种功能强大，自动化程度高的SoC仿真验证平台——C*SOC200，对该平台的主要结构和功能进行了重点分析，然后介绍使用32位RISC CPU核C*Core，基于C*SOC200设计平台的32位嵌入式税控机专用系统芯片C3118设计应用实例。     

结盟众力引领SOC时代的到来——SOC芯片设计解决方案研讨会

随着科技的进步,人们生活水平的日益提高,电子信息产品成为连接人们与现代化的必需品。这样就对集成电路设计提出更高要求,功能的多样性,设计的繁杂性,工艺的集成度等。如今,SOC技术已成为21世纪集成电路设计的主流,成为当今超大规模集成电路的发展趋势,在为半导体产业发展带来前所未有的广阔市场和难得的发展机遇的同时,也迎来了更多挑战。SOC系统将原来由许多芯片完成的功能集中到一块芯片中完成。但SOC不是各个芯片功能的简单叠加,而是从整个系统的功能和性能出发,用软硬结合的设计和验证方法,利用IP复用及深亚微米技术,在一个芯片…     

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路.设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块.以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统.该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠.另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作.相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性.     

一种基于微处理器的SOC自测试方案

提出了一种基于片上微处理器和透明路径测试访问的SOC自测试方案。以片上微处理器为测试加载和响应收集比较的主体,构造透明路径并行传输测试数据,以嵌入程序控制测试过程。可以在提高测试速度的同时,降低对测试设备性能的依赖,并可以进行全速测试,所需额外面积开销较小。实验表明,该测试方案是有效的。     

系统芯片的可测性设计

系统芯片SoC可以实现一个系统的功能,为了保证系统芯片的功能正确性与可靠性,在它的设计与制造的多个阶段必需进行测试。由于系统芯片的集成度高,结构和连接关系复杂,使得对它进行测试的难度越来越大,因此需要采用专门的测试结构。本文对系统芯片的可测性设计以及测试结构的设计方法等进行了介绍和综述。     

A New Scan Architecture for Both Low Power Testing and Test Volume Compression Under SOC Test Environment

A new scan architecture for both low power testing and test volume compression is proposed. For low power test requirements, only a subset of scan cells is loaded with test stimulus and captured with test responses by freezing the remaining scan cells according to the distribution of unspecified bits in the test cubes. In order to optimize the proposed process, a novel graph-based heuristic is proposed to partition the scan chains into several segments. For test volume reduction, a new LFSR reseeding based test compression scheme is proposed by reducing the maximum number of specified bits in the test cube set, s _max, virtually. The performance of a conventional LFSR reseeding scheme highly depends on s _max. In this paper, by using different clock phases between an LFSR and scan chains, and grouping the scan cells by a graph-based grouping heuristic, s _max could be virtually reduced. In addition, the reduced scan rippling in the proposed test compression scheme can contribute to reduce the test power consumption, while the reuse of some test results as the subsequent test stimulus in the low power testing scheme can reduce the test volume size. Experimental results on the largest ISCAS89 benchmark circuits show that the proposed technique can significantly reduce both the average switching activity and the peak switching activity, and can aggressively reduce the volume of the test data, with little area overhead, compared to the previous methods.

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。     

一种适合于SOC系统的JTAG扩展化可测性设计

随着集成电路系统复杂性的提高及基于 IP核的 SOC系统的出现 ,电路测试的难度不断增大 ,对电路可测性设计提出了更高的要求。文中在研究了现有各种可测性设计方法优劣后提出了扩展化的 JTAG可测性设计电路 ,它在稍增加电路复杂度的情况下融合各测试方法 ,并提出了利用这种测试电路的 IC系统测试方案。它克服了测试基于 IP核的 SOC系统的一些难点。     

面向系统芯片的可测性设计

随着集成电路的规模不断增大,芯片的可测性设计正变越来越重要。回顾了一些常用的可测性设计技术,分别讨论了系统芯片（SOC）设计中的模块可测性设计和芯片可测性设计策略。     

SOC时代低功耗设计的研究与进展

在片上系统(SOC)时代,芯片内核的超高功耗密度以及移动应用市场对低功耗的无止境需求,使低功耗设计变得日益重要.文章全面系统地介绍了低功耗设计的相关内容,包括背景、原理和不同层次的功耗优化技术,着重介绍了面向SOC的系统级功耗优化技术.通过对已有研究成果按设计抽象层次和系统功能的分析,指出了其优化的全局性不够充分.提出了基于软硬件协同设计的系统功耗优化思路和设计流程,展望了SOC低功耗设计的发展方向.     

系统芯片中低功耗测试的几种方法

在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升，可靠性降低，成品率下降。本文介绍低功耗测试技术中的一些基本概念，对已有的几种主要的降低测试功耗方法进行分析，最后给出一种高性能微处理器的真速低功耗自测试方法。     

基于PowerPC的控制器研究与设计

利用嵌入在Xilinx FPGA中的PowerPC技术,采用嵌入式可编程片上系统的设计思想,设计了基于现场可编程门阵列（FPGA）的控制器,实现在FPGA中定制完整的实时信号处理设备,方便了信号处理的设计。文中设计的控制器完成对快速傅里叶变换（FFT）、先进先出（FIFO）等模块的各控制信号的控制及对数据收发的控制。通过在总线上挂接自定义IP,增强了片上微机功能,使得设计更具灵活性。通过编制特定的软件代码,利用PowerPC的架构可以方便地控制FFT模块的处理点数。最后对该控制器进行了仿真,并在XUP VirtexⅡ pro实验板上对其功能进行了具体的实现。