一种新型的高性能CMOS电流比较器电路

分析了目前几种高性能连续时间 CMOS电流比较器的优缺点 ,提出了一种新型 CMOS电流比较器电路 .它包含一组具有负反馈电阻的 CMOS互补放大器、两组电阻负载放大器和两组 CMOS反相器 .由于 CMOS互补放大器的负反馈电阻降低了它的输入、输出阻抗 ,从而使电压的变化幅度减小 ,所以该电流比较器具有较短的瞬态响应时间和较快的速度 .电阻负载放大器的使用减小了电路的功耗 .利用 1.2 μm CMOS工艺 HSPICE模型参数对该电流比较器的性能进行了模拟 ,结果表明该电路的瞬态响应时间达到目前最快的 CMOS电流比较器的水平 ,而功耗则低于这些比较器 ,具有最大的速     

一种新型的高性能CMOS电流比较器电路

分析了目前几种高性能连续时间CMOS电流比较器的优缺点,提出了一种新型CMOS电流比较器电路．它包含一组具有负反馈电阻的CMOS互补放大器、两组电阻负载放大器和两组CMOS反相器．由于CMOS互补放大器的负反馈电阻降低了它的输入、输出阻抗,从而使电压的变化幅度减小,所以该电流比较器具有较短的瞬态响应时间和较快的速度．电阻负载放大器的使用减小了电路的功耗．利用1.2μm CMOS工艺HSPICE模型参数对该电流比较器的性能进行了模拟,结果表明该电路的瞬态响应时间达到目前最快的CMOS电流比较器的水平,而功耗则低于这些比较器,具有最大的速度/功耗比．此外,该CMOS电流比较器结构简单,性能受工艺偏差的影响小,适合应用于高速/低功耗电流型集成电路中．     

CMOS连续时间电流型滤波电路的分析与模拟

本文对ＣＭＯＳ电流镜电路组成的电流积分器，二阶滤波电路和高阶滤波电路进行了分析和ＳＰＩＣＥ软件的模拟。结果表明利用常规的３μｍ工艺，电路可以工作到１０ＭＨｚ。     

0.18μm CMOS器件低剂量率辐照模拟方法研究

本文研究了三种低剂量率效应的模拟方法,并利用0.18μm CMOS工艺晶体管进行了实验验证,研究结果表明,用一系列高剂量率辐照样品,两次辐照之间经100oC退火的方法在模拟连续的低剂量率辐照是最好的。该方法节约时间是很可观的,能够减少0.5rad(Si)/s低剂量率实验时间达45倍,而且提供了在低剂量率辐照下器件的详细信息。     

CMOS IC漏极静态电流测试技术的现状与发展

全面介绍了CMOS集成电路漏极静态电流(IDDQ)测试技术的现状、应用及其发展趋势。与其它主要用于检测逻辑功能的测试技术不同，IDDQ主要用于检测电路的物理缺陷和工艺故障。作为逻辑功能测试的重要补充，IDDQ技术可提高集成电路的可测性和故障覆盖率，保证集成电路的可靠性。     

MOS器件中辐照诱生漏电流的退火与时间的关系

本文给出了几种采用LOCOS隔离技术,未经加固的商品化1.25μm体CMOS工艺的辐照响应结果。在所有的研究中,辐照诱发失效都是由于场氧化效应而造成的,沟道区的辐照诱发变化⊿V_T在失效剂量下通常很小。本文给出并讨论了场氧化层的漏电流与时间的依赖关系。     

基于0.18 μm CMOS工艺的电流型模拟运算电路

提出了一种新的低电压低功耗CMOS电流型模拟多功能运算电路,该电路能够运行乘法器、求平方器、除法器以及不同类型的可控增益放大器。该设计基于跨导线性原则,使用场效晶体管(MOSFET)且运行在亚阈值区,其由6个相匹配的晶体管组成,并形成两个重叠的跨导线性回路,电路设计采用0.18μm CMOS技术,使用±0.6 V低压直流电源供电。通过Tanner TSpice软件进行了仿真验证,仿真结果表明,当将其配置为一个放大器时,-3 d B频率约为1.5 MHz,线性误差为0.63%,总谐波失真为0.08%,最大功耗为1.16μW。     

一种减小工艺参数影响的CMOS集成电流源设计方法与电路实现

本文利用Vtp提取电路、能隙基准电压源电路以及运算放大电路设计了一种电流源电路。使用CADENCE SPECTRE仿真工具进行仿真，在TSMC 0.35μm工艺的五种工艺边界条件TT、FF、FS、SF、SS)下，该电路输出电流变化小于8％，并且在同一工艺边界条件下输出电流随温度(—40～85℃)变化小于3％。     

CMOS电路瞬时辐照效应的计算机模拟分析

利用LSTRAC-2对CD4007电路进行瞬时辐照效应模拟,分析了模拟中用到的有关参数的提取方法,对模拟的电路样品进行了瞬态辐照实验,并就结果进行了比较和讨论。结果表明,模拟和实验符合得较好。     

基于双向电流型CMOS电路的谱综合

数字逻辑中的谱技术主要用于数字电路的分析,本文则研究谱技术在数字电路设计中的应用。文中用双向电流CMOS电路实现谱函数,为数字电路设计提供了新的技术手段。     

CMOS运算放大器电离辐照的后损伤效应

介绍了CMOS运算放大器经60CoY辐照及辐照后在不同温度下随时间变化的实验结果，并通过对差分对单管特性和电路内部各单元电路损伤退化的分析，探讨了引起电路“后损伤”效应的原因。结果表明，由辐照感生的氧化物电荷和界面态的消长及差分对管的不匹配，是造成电路继续损伤劣化的根本原因。对于CMOS运算放大器电路，在抑制辐照感生的氧化物电荷和界面态增长的同时，改善电路间的对称性和匹配性，对提高电路的抗辐射能力是至关重要的。     

中规模CMOS电路的电离辐射效应

本文报道了国产中规模体硅CMOS电路在~(60)Coγ射线和1.5MeV电子辐照下的总剂量效应的研究结果。试验表明,器件的软失效(参数退化达到某一损伤阈值)通常在400Gy(Si),而逻辑功能的失效则发生在1000Gy(Si)以后。同时,器件的软失效与辐照偏置条件没有明显的依赖关系,但软失效的参数却依赖于偏置条件及各厂家MOS工艺的差异。     

铝栅体硅CMOS器件总剂量加固的工艺技术

本文拟讨论辐射加固的铝栅体硅CMOS集成电路的工艺优化和设计。文中描述了加固的基本考虑,部分工艺试验,辐照结果和工艺筛选结果及例行试验结果。一个较全面的方案,是要评价工艺参数对CMOS电路加固性能的影响,以建立一个有依据的辐射加固工艺。这里集中探讨改进的场氧工艺、栅氧工艺、版图设计和蒸铝工艺。研究所获得的优化加固工艺使器件的总剂量加固水平高于1×10~4Gy(Si)。文中评价了采用此加固工艺的器件成品率,并通过例行试验证明了器件的可靠性。     

CMOS集成电路的电热耦合效应及其模拟研究

文章基于集成电路具体的封装结构提出了它的热学分析模型。针对均匀温度分布的集成电路,采用解耦法实现了电热耦合模拟软件Etsim,并研究分析了温度对集成电路性能和功耗的影响。     

屏蔽空间电离总剂量的CMOS IC封装

分析CMOS IC封装材料自身辐射对器件的影响及封装对空间电离总剂量的屏蔽作用。采用仿真计算,给出不同封装材料与结构对空间电离总剂量的屏蔽效果,得到屏蔽性能最优的多层结构。试验结果表明:优化后的多层结构封装管壳对空间电离总剂量的屏蔽效果比常规封装管壳提高了一个数量级以上,经屏蔽加固后的常规电路可承受500 krad(Si)的电子总剂量辐照。     

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明：在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通．因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。     

Standby power consumption estimation by interacting leakage current mechanisms in nanoscaled CMOS digital circuits

Leakage currents are gaining importance as design parameters in nanometer CMOS technologies. A novel leakage current estimation method, which takes into account the dependency of leakage mechanisms, is proposed for general CMOS complex gates, including non-series-parallel transistor arrangements, not covered by existing approaches. The main contribution of this work is a fast, accurate, and systematic procedure to determine the potentials at transistor network nodes for calculating standby static currents. The proposed method has been validated through electrical simulations, showing an error smaller than 7% and an 80× speed-up when comparing to electrical simulation.     

中间电平对CMOS数字电路的影响

很多情况都可以导致CMOS数字集成电路产生大的电源电流,但以CMOS的输入处于Vilmax与Vihmin之间的转折区而产生的大电流最为常见;而且其影响很重要,甚至会导致闩锁效应而对电路造成损坏。转折区的危险电平由管脚浮空、误操作、输入脉冲的上下沿和双向I／O这几种状态所产生。对每一种状态的影响及其原因进行了详细的分析,给出了解决的方法。对电路设计、试验、测试和分析具有一定的参考价值。     

几种典型的电流源结构和高精度基准电流源的设计

本文介绍并分析了几种典型的电流源结构,并设计了一种具有良好稳定性和高精度的CMOS基准电流源.在高精度的基准电流源电路中使用了带隙电路,使电路获得一个不受电源电压、温度和工艺参数影响的基准电压,然后通过电压-电流转换电路获得稳定的基准电流.HSPICE的仿真结果表明:当温度从-55℃到125℃变化时,电流输出仅变化了0.004.     

90纳米CMOS工艺下带改进RC网络的电源轨静电泄放箝位电路

An electrostatic discharge(ESD) detection circuit with a modified RC network for a 90-nm process clamp circuit is proposed.The leakage current is reduced to 4.6 nA at 25℃.Under the ESD event,it injects a 38.7 mA trigger current into the P-substrate to trigger SCR,and SCR can be turned on the discharge of the ESD energy.The capacitor area used is only 4.2μm~2.The simulation result shows that the proposed circuit can save power consumption and layout area when achieving the same trigger efficiency,compared with the previous circuits.