10位100 MHz CMOS流水线A/D转换器

介绍了一种10位100 MS/s流水线A/D转换器的设计方法,采用增益提升技术,实现了增益为100 dB和单位增益带宽为1.2 GHz的高性能跨导运算放大器.改进了系统的延时单元,能够准确地锁存输出信号,减少噪声的影响.仿真结果表明,整个系统的有效位数提高了0.5位.整个系统基于TSMC 0.18 μm CMOS工艺进行仿真,结果表明,整个电路的各个工艺角在温度为-20℃～85℃下均能满足100 MHZ采样率流水线A/D转换器的要求.     

用于高精度A/D转换器的低功耗OTA设计

设计了一种用于高精度A/D转换器的低功耗跨导运算放大器(OTA)电路。采用全差分两级运放结构、推挽式输出及开关电容共模反馈电路。设计基于SIMC 0.18μm CMOS混合信号工艺,工作电压为1.8V。用Cadence/Spectre仿真器进行仿真,结果表明,负载为2pF时,OTA直流开环增益为63.4dB,单位增益带宽206MHz,相位裕度67°,压摆率75V/μs,功耗650μW。适用于高精度A/D转换器及其他便携式多媒体设备的低压低功耗应用。     

一种3.3 V 9位50 MS/s CMOS流水线A/D转换器

设计了一种3.3 V 9位50 MS/s CMOS流水线A/D转换器。该A/D转换器电路采用1.5位/级,8级流水线结构。相邻级交替工作,各级产生的数据汇总至数字纠错电路,经数字纠错电路输出9位数字值。仿真结果表明,A/D转换器的输出有效位数(ENOB)为8.712位,信噪比(SNR)为54.624 dB,INL小于1 LSB,DNL小于0.6 LSB,芯片面积0.37 mm2,功耗仅为82 mW。     

低功耗10位30MS/s流水线A/D转换器

基于0.18μm CMOS混合信号工艺,设计了一个低功耗10位30 MS/s流水线A/D转换器.通过优化各级采样电容和运放(0TA)偏置电流,以及使用动态比较器,大大降低了整体功耗.采用增益自举开关,以减少开关非线性;引入数字校正技术,以提高转换精度.当采样时钟频率为32 MHz、输入信号频率为16 MHz时,信噪失真比(SNDR)为59 Db,无杂散动态范围(SFDR)为71 Db.AD(:核心电路版图面积为0.64 mm2,功耗仅为32 Mw.     

基于优化时间重叠技术的并行流水线A/D转换器

提出了一种基于优化时间重叠技术的10位300 MHz采样率4路并行流水线A/D转换器的设计方法,该方法降低了对运算放大器的要求。通过理论计算和实例设计,证明了此低功耗设计方法的显著效果。设计了一个用于前端的运算放大器,在CSM 0.35μm CMOS工艺、3.3 V电源电压下,该运放的增益为106 dB,单位增益带宽为402 MHz,建立时间为8.8 ns。采用优化时间重叠技术后,可满足4路并行300 MHz采样率的要求,功耗仅为8.57 mW,可大大降低整个并行流水线A/D转换器的功耗。     

逐次逼近A/D转换器综述

从逐次逼近A／D转换器（SA-A／D）的工作原理出发，分别对其核心模块D／A转换器和比较器进行了讨论。SA-A／D转换器中的D／A转换器可分为电压定标、电流定标和电荷定标三种，重点分析了三种目前应用较多的并行电容、分段电容和RC混合结构。SA-A／D转换器中的比较器可分为运放结构比较器和锁存（latch）比较器，实际常常使用这两种结构级联的高速高精度比较器，并配合失调校准技术，达到较高精度。最后，简要总结了SA-A／D转换器的研究现状，阐述了其在精度、速度和功耗三个方面的发展状况。     

高速A/D转换器的研究进展及发展趋势

介绍了高速高精度A/D转换器技术的发展情况、A/D转换器的关键指标和关键技术考虑;阐述了高速高精度A/D转换器的结构和工艺特点;讨论了高速高精度A/D转换器的发展趋势.     

10位100MSPS 70 mW双通道交织流水线A/D转换器

设计了应用于3G无线通信中频接收机的10位100 MSPS双通道交织流水线A/D转换器,采用0.18μm CMOS工艺流片.电路工作电压为3.3 V,核心部分功耗不超过70 mW.为了减小A/D转换器的功耗,采用两路并行交织结构,并在两个通道间进行运放共享.运放采用套筒式结构,以进一步节省功耗.对于交织结构,如何保证线性度是设计的关键.线性度主要受直流失调失配、增益失配及采样时间失配的限制.分别采用共享运放、提高每个通道的精度,以及全局被动采样(Global Passive Sampling),减小这些失配的影响.除通道间失配外,还分析了传统双采样电路中的输出开关电荷注入以及断开开关电容串扰对线性度的影响.为了保证A/D转换器的线性度,通过修改时序,消除了以上开关的非理想因素.后仿真结果表明,在100 MsPS采样率下,输入信号带宽为47.6 MHz;最差工艺角(ss,120℃)下,杂散无失真动态范围(SFDR)大于70 dB,信杂比(SNDR)大于60 dB.     

12位1O MS/s CMOS流水线A/D转换器的设计

文中介绍了一种六级12位10Msample/sCMOS流水线A／D转换器的设计。该设计方案采用了双差分动态比较器结构,保证了处理模拟信号的精度与速度;采用冗余编码技术,进行数字误差校正,减小了多种误差敏感性,避免了由于余量电压超限而导致的失码,并降低了采样／保持电路和D/A转换电路的设计难度。     

高分辨率流水线A/D转换器采样电容优化研究

讨论了流水线A／D转换器的工作原理，定量分析了开关电容增益块中最重要的两个热噪声源：采样开关和放大器的热噪声。以此为基础，提出了使功耗最小化的采样电容选择方法，以及在简单模型下的取值。在对A／D转换器进行功耗优化时，分析结果对选择采样电容和每级分辨率具有指导意义。     

10 bit 40 MS/s流水线模数转换器的研制

设计了一种10 bit 40 MS/s流水线模数转换器.通过采用自举开关和增益提升的套筒式共源共栅运放,保证了采样保持电路和级电路的性能.该模数转换器采用TSMC 0.35 p.m CMOS3.3 V工艺流片验证,芯片核心面积为5.6 jmm2.测试结果表明,该模数转换器在采样率为40 MHz输入频率为280 kHz时,获得54.5 dB的信噪比和60.2 dB的动态范围;在采样率为46 MHz输入频率为12.6 MHz时,获得52.1 dB的信噪比和60.6 dB的动态范围.     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

流水线模数转换器研究现状

基于运算放大器(OTA)的开关电容技术是目前流水线模数转换器(ADC)的主要实现方式.由于该技术需要使用高增益宽带宽OTA来保证电路的速度和精度,基于该技术的流水线ADC难以在纳米级CMOS工艺条件下实现并且功耗限制日益突出.文章首先介绍了流水线ADC的基本原理,其次介绍了基于OTA的开关电容实现技术及其在纳米级CMO...     

高精度流水线A/D转换器误差分析与系统设计

详细分析了影响高精度流水线A/D转换器性能的主要误差,并用数学表达式来具体描述.这些误差是模块噪声、恒定余量增益误差、非恒定余量增益误差、放大器不完全建立误差.在误差分析的基础上,研究了系统设计指标的确定方法,像如何确定各模块的采样电容与模块间电容缩小比例,以及如何确定各模块中放大器的增益、带宽、摆率等.     

补偿流水线A/D转换器级间增益误差的后台校正技术

在分析流水线A/D转换器中残差放大器电容匹配性和运放的有限增益引起的误差对信号传输影响的基础上,基于冗余位校正流水线A/D转换器结构,通过在信号通路中加入由伪随机码控制的校正信号测量上述误差的方法,在后台校正输出数字信号中的级间增益误差。通过Mat-lab对A/D转换器进行了系统级仿真。结果表明,12位A/D转换器系统的SFDR提高了31.8dB,SNDR提高了11.5 dB,INL减小了3.43 LSB,DNL减小了0.21 LSB。     

用于流水线模数转换冗余校正的溢出判断技术

基于流水线A/D转换器冗余位数字校正(RSD)理论,针对其无法判断信号溢出的不足,提出了一种用于冗余校正的溢出判断(OR)技术。该技术通过调整第一级子A/D转换器和编码电路及OR逻辑电路和选择开关电路来实现。仿真结果表明,采用该技术产生的OR=c1 co c2逻辑能显示输入是否发生溢出,并控制多路开关选择正确的数字输出。     

数字修调技术在高速高精度流水线ADC中的应用

数字修调技术采用MOS开关控制电路实现对修调数据的传输和电路拓扑结构的改变,相对于传统的修调技术,数字修调技术具有灵活性、可重复性和低成本等特点.基于0.35μmBiCMOS工艺,对采用数字修调技术的A/D转换电路进行仿真验证.结果表明,设计的A/D转换器,其SFDR达65 dB,INL和DNL分别达到0.35 LSB和0.26 LSB,采样率达到250 MSPS.     

用于10位100 MS/s流水线A/D转换器的采样保持电路

设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。     

一个用于12位40-MS/s低功耗流水线ADC的MDAC电路设计

文中设计了一个用于12位40MHz采样率低功耗流水线ADC的MDAC电路.通过对运放的分时复用,使得一个电路模块实现了两级MDAC功能,达到降低整个ADC功耗的目的.通过对MDAC结构的改进,使得该模块可以达到12bit精度的要求.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC0.35μmmixsignal3.3V工艺下实现,在40MHz采样频率下,以奈奎斯特采样频率满幅(Vpp=2V)信号输入,其SINAD为73dB,ENOB为11.90bit,SFDR为89dB.整个电路消耗的动态功耗为9mW.