一种12位100MSPS采样保持电路的设计

基于0.13μm/3.3V CMOS工艺,设计了一种用于12bit 100MSPS Pipeline AIC的采样保持(S/H)电路.采用具有高线性度双边对称的无馈通自举采样开关,获得高增益、宽带宽的跨导前馈补偿共源共栅两级全差分跨导放大器,以及能显著降低增益误差的相关双采样S/H拓扑结构来搭建S/H电路.仿真结果表明:当在11.27MHz的输入信号,111MHz的采样信号下,该S/H电路无杂散动态范围(SFDR)86.4dB,功耗为32mW.     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

一种欠采样应用的高精度低功耗采样/保持电路

设计了一种可用于欠采样情况的高精度、低功耗采样/保持电路。在40 MHz时钟频率下,采样90 MHz输入信号时可达11位以上精度。采用电容翻转结构的采样/保持电路,以消除电容失配的影响;使用栅压自举开关,以提高线性度,实现欠采样输入;并设计了一种高增益、大带宽、低功耗的增益自举套筒式共源共栅(telescopic cascode)运算放大器。电路采用SMIC 0.35μmCMOS工艺实现,电源电压为3.3 V,功耗仅为7.6 mW。     

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100 MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC 1.8 V/3.3 V 0.18 μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765 MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9 dB,与传统自举开关相比,提高了16.3 dB。     

一种高性能CMOS采样/保持电路

提出了一种高性能CMOS采样/保持电路,它采用全差分电容翻转型的主体结构有效减小了噪声和功耗。在电路设计中提出了新型栅源电压恒定的自举开关来极大减小非线性失真,并同时有效抑止输入信号的直流偏移。该采样/保持电路采用0.18μm1P-6M CMOS双阱工艺来实现,在1.8V电源电压、32MHz采样速率下,输入信号直到奈奎斯特频率时仍能达到86.88dB的无杂散动态范围(SFDR),电路的信号噪声失真比(SNDR)为73.50dB。最后进行了电路的版图编辑,并对样片进行了初步测试,测试波形表明,电路实现了采样保持的功能。     

一种低电压高精度125 MHz采样/保持电路

介绍了一个低电压高精度的高速采样／保持电路。该电路的电源电压为1．8V，在125MHz频率时钟采样时，可达到10位以上的精度；采用栅源电压恒定的栅压自举开关，极大地减小了采样的非线性失真，同时，有效地抑制了输入信号的直流偏移；高性能增益自举的折叠式级联运算放大器减小了有限增益和不完全建立带来的误差。整个电路以0．18μm CMOS工艺库验证，功耗仅为11．2mW。     

两倍增益10位100 MSPS CMOS采样/保持电路

提出了一种两倍增益高线性、高速、高精度采样/保持电路。该采样/保持电路通过对输入信号实现两倍放大,改善了高频非线性失真;一种新型的消除衬底偏置效应的采样开关,有效地提高了采样的线性度;高增益和宽带宽的折叠共源共栅运算放大器保证了采样/保持电路的精度和速度。整个电路以0.35μm AMS Si CMOS模型库验证。模拟结果显示,在输入信号为49.21875MHz正弦波,采样频率为100 MHz时,增益误差为70.9μV,SFDR可达到84.5 dB。     

一种高性能CMOS采样/保持电路

介绍了一种高性能CMOS采样/保持电路.该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR).电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器.采用0.18 μm CMOS工艺库,对电路进行了Hspice仿真验证.结果表明,整个电路消耗静态电流5.8 mA.     

一种高速高线性采保电路的设计

本文设计了一种拓扑结构为开环,基于栅压自举开关技术的S/H电路。在Cadence Spectre环境下进行仿真,在1.6GSPS的采样速率下,当输入信号为775MHz,1Vpp的正弦波时,该采样/保持电路的SFDR达到55.63dB,THD为-53.93dB。     

一种高速高增益CMOS运算放大器的设计

设计了一种应用于采样保持电路中高速高增益运算放大器。该运放采用全差分增益提高型共源共栅结构。在输入信号通路上加入适当的补偿电容,消除了零极点对对运放建立时间的影响,同时对主运放的次极点进行了优化,改进了相位裕度。采用0.35μmCMOS工艺仿真,结果表明,运放的开环直流增益达到106dB,单位带宽为831MHz（负载电容8pF）,相位裕度为60.5°,压摆率为586V/μs,满足12位50MS/s流水线ADC中采样保持电路性能要求。