基于FPGA的FFT处理器的设计

本文主要研究基于FPGA的数据处理系统,内部包含一个1024点的FFT处理单元.FFT部分采用基四算法,五级级联处理,并通过CORDIC流水线结构使硬件实现较慢的复乘运算转化为移位和加减运算.双端口RAM、只读ROM全部内置在FPGA芯片内部,使整个系统的数据交换和处理速度得以很大提高,合理地协调了资源和速度之间相互制约问题.     

FFT处理器地址快速生成方法

本文提出了ＦＦＴ处理器中的操作数地址与旋转因子地址的快速生成方法，使地址能够在一个周期内生成，本文还引入了地址偏移量的概念，提出了一种新的可变长ＦＦＴ处理器的地址快速生成方法。     

FFT处理器无冲突地址生成方法

本文提出了一种新的无冲突地址生成方法，使蝶式运算单元在一个周期内能够同时读取两个操作数。由于取消了地址奇偶判别电路，简化了存储体控制逻辑，同 时也加快了输入／输出地址生成，该方法还同样适用于基－４ＦＦＴ处理器。     

OFDM系统中IFFT/FFT处理器的设计与实现

提出了Radix-4 FFT的优化算法,采用该优化算法设计了64点流水线IFFT/FFT处理器,该处理器可以在64个时钟周期内仅采用3个复数乘法器获得64点处理结果,提高了运算速度,节约了硬件资源。通过Xilinx XC2S300E Spartan2E系列的xc2s300e器件进行下载验证,仿真结果与MATLAB计算结果误差小于0.5%,该处理器已经成功应用于某OFDM通信系统中。     

一种改进的基于FFT的信号插值算法

在传统运用FFT进行信号插值运算的基础上,提出了一种提高插值精度的改进算法.通过子序列重叠和裁剪,舍弃重建序列边缘误差较大的样点,再将相对准确的样点进行重组,从而大幅提高插值精度.实验结果表明:与Prasad等算法相比,在计算量增加3.1％的情况下,不同子序列长度对应的归一化均方误差平均下降至原来的1/19;在计算量增加2倍的情况下,不同子序列长度对应的归一化均方误差平均下降至原来的1/75.     

基于CORDIC算法的FFT处理器设计

采用CORDIC算法和无乘法器的蝶形运算操作,建立Matlab函数模型.合理选择迭代级数和运算数据位宽,设计一种新的高信噪比快速傅里叶变换(FFT)处理器.在最优化设计中,信噪比可以达到88 dB,在加入溢出保护设计后,硬件实现的信噪比可以达到80 dB,功耗减少20.63％.仿真结果表明,该处理器具有芯片面积较小、精...     

高性能并行FFT处理器的设计与实现

提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案,采用4个蝶形单元进行并行处理,利用改进的无冲突操作数地址映射方式,保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现,性能评测结果表明,与其他FFT处理器相比,该并行FFT处理器的性能较优,能满足实际应用需求。     

实时FFT计算的实现

本文讨论了离散哈特莱主为换，并给出了快速哈特莱变换基２算法的推导以及实际的计算量，据此提出了一种实用的实时音频频谱显示结构。     

一种高速定点FFT处理器的设计与实现

提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬件实现简单,无须额外的ROM资源。整个系统采用Xilinx公司的XCV2P30仿真,系统频率达到了130MHz,对于1k点16位的复数FFT需要9．8μs,16k点需要221μs,优于目前绝大多数已有的FFT处理器。     

大规模集群上多维FFT算法的实现与优化研究

快速傅里叶变换(fast Fourier transform,FFT)是用于计算离散傅里叶变换(discrete Fourier transform,DFT)或其逆运算的快速算法,在工程、科学和数学领域的应用非常广泛,例如信号分解、数字滤波、图像处理等。因此,在实际应用中对FFT算法进行细粒度优化是非常重要的。研究了FFT算法常用的分解策略以及FFT算法在大规模集群系统上的并行实现,并提出了相关的优化策略。在此基础上,对多种FFT算法在不同平台上进行了性能评估,并分析了各算法的实现、优缺点及其在大规模计算时的可扩展性。实验结果表明,相关研究有助于对现有的FFT算法进行进一步的优化,以及指导如何在大规模CPU+GPU的异构系统上根据不同需求选择实现性能更优的FFT算法。     

低硬件成本256点FFT处理器的IP核设计

设计了一种基于现场可编程门阵列（Field programmable gate array， FPGA）的低硬件成本256点快速傅里叶变换（Fast Fourier transform， FFT）处理器的IP核。采用按频率抽取的基-2⁴算法和单路延迟负反馈（Single-path delay feedback， SDF）流水线架构用于减少旋转因子的复数乘法运算复杂度。为了降低硬件成本，提出了一种串接正则有符号数（Canonical signed digit， CSD）常数乘法器取代常用的布斯乘法器用来完成旋转因子W256i与对应序列的复数乘法运算，同时这种乘法器还能够移除存储旋转因子系数的只读存储器（Read only memory， ROM）。该处理器IP核基于QUARTUS PRIME平台进行综合，在Cyclone 10LP FPGA上实现。结果显示，该FFT处理器最高工作频率为100 MHz，对于24位符号数FFT运算，逻辑单元（Logic elements， LEs）使用量与记忆体位（Memory bits， MBs）使用量仅为3 978 LEs和6 456 MBs。     

应用于OFDM系统中的高速FFT处理器设计

针对无线城域网中工作在2GHz~11GHz频带的IEEE802.16a标准,在实现其OFDM系统时提出一种高速而且经济的FFT处理器设计方案。设计中采用了Radix-4的频率抽取算法和并行的蝶型计算单元结构,而且将旋转因子预先存储在ROM中以提高处理器运行的速度。设计方案采用了单个蝶型运算单元以达到控制FFT处理器规模的目的。数据的输入与输出都共用一个存储器,这进一步节约了硬件资源损耗。     

高性能基4快速傅里叶变换处理器的设计

研究并设计高性能基4快速傅里叶变换(FFT)处理器。采用基4算法、流水线结构的蝶形运算单元,提高了处理速度,使芯片能在更高的时钟频率上工作。运用溢出检测状态机对每个蝶形运算单元输出的数据进行块浮点检查,确保对溢出情况进行正确判断。验证与性能评估结果表明,该FFT处理器具有较高性能。     

基于FPGA的1024点高性能FFT处理器的设计

为了提高FFT(Fast Fourier Transformation)处理数据的实时性,本文研究了16位1024点FFT并提出了几种有效的优化方案。在Xilinx公司Virtex-E系列FPGA上实现了工作频率50MHz以上、流水线型、基22单路径反馈结构(R22SDF)FFT处理器。仿真和性能评估结果表明本FFT处理器的有较高的性能。     

基于FPGA的高速实时FFT处理器设计

为满足机器人敏感皮肤实时信号处理的要求,系统采用FPGA来实现快速傅里叶变换(FFT)算法。本文在分析了基-2FFT算法的基础上,采用同步流水线结构,利用现场可编程门阵列(FPGA)完成256点16位复数点FFT。实验结果表明,使用FPGA实现FFT具有很好的实时性,能满足机器人敏感皮肤实时信号处理的要求。     

数组维度类型程序设计方法及高性能FFT实现

异构集群多层次异构存储的特点,决定了在其上进行计算时,数据需要进行更多维度的划分.现有集群程序设计语言缺乏对多维数组传输和转置的统一表示机制.介绍多维数组维度转置的表示方法和课题组实现的Parray语言,可以对异构集群复杂数据维度变换的数据操作进行清晰表示.同时介绍基于数组维度类型程序设计方法和Parray语言实现的天河1A系统上的大规模3维FFT,该算法代码实现简洁,同时得到了良好的性能和可延展性.     

一种高性能超长点数浮点FFT加速器设计

快速傅里叶变换(fast Fourier transform, FFT)在数字信号处理中占据核心地位.随着高性能超长点数FFT需求的增长,数字信号处理器(digital signal processor, DSP)的计算能力越来越难以满足需求,集成FFT加速器成为重要的发展趋势.为了支持超长点数FFT,将2维分解算法推广到多维,提出一种可集成于DSP的高性能超长点数FFT加速器结构.该结构通过基于素数个存储体的无冲突体编址方法实现了3维转置运算;通过递推算法实现了高效铰链因子生成;使用单精度浮点二项融合点积运算和融合加-减运算,对FFT运算电路进行了精细化设计.实现了对4G点数单精度浮点FFT计算的支持.综合结果表明：FFT加速器运行频率能够达到1GHz以上,性能达到640Gflop/s.在支持的点数和性能方面都较已有研究成果取得大幅提升.