一款集成VCO宽带频率合成器

采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40～85℃的条件下,该芯片输出频率为137.5～4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景.     

C波段宽带下变频型锁相高速跳频合成器

介绍了一种C波段宽带下变频型锁相高速跳频合成器,主要用于雷达及通信领域。该频率合成器采用锁相环(PLL)与外插电路组合的方式,将较高的输出频率迁移到较低频率后送至鉴相器,大大降低N分频器的工作频率,提高了频率合成器的最高输出频率,且输出频率间隔不变,解决了提高合成器输出频率和不降低频率分辨率的矛盾,实现低相位噪声输出。测试结果表明,输出频率4 460 MHz时,在频偏10 kHz处相位噪声为-123 dBc/Hz。采用可控输出的稳压芯片给HMC704LP4供电,通过控制电源的通断,保证HMC704LP4进入正确的工作模式,有效解决了HMC704LP4上电模式选择错误造成的失锁问题。     

一种高性能频率合成系统国产化设计

基于国产化分数分频锁相环器件X214,在20*20mm的PCB上实现了一种小型化宽带低相噪频率合成器,并对其相位噪声、杂散性能、锁定时间等关键性能进行了分析和测试。测试表明该合成器杂散抑制大于80d Bc,其输出频率为1500MHz～2575MHz时,在偏离10k Hz处相位噪声能达到-110d Bc/Hz。     

射频锁相环型频率合成器的CMOS实现

本论文实现了一个射频锁相环型频率合成器,它集成了压控振荡器、双模预分频器、鉴频鉴相器、电荷泵、各种数字计数器、数字寄存器和控制电路以及与基带电路的串行接口.它的鉴频鉴相频率、输出频率和电荷泵的电流大小都可以通过串行接口进行控制,还实现了内部压控振荡器和外部压控振荡器选择、功耗控制等功能,这些都使得该频率合成器具有极大的适应性,可以应用于多种通信系统中.该锁相环型频率合成器已经采用0.25μm CMOS工艺实现,测试结果表明,该频率合成器使用内部压控振荡器时的锁定范围为1.82GHz~1.96GHz,在偏离中心频率25MHz处的相位噪声可以达到-119.25dBc/Hz.该频率合成器的模拟部分采用2.7V的电源电压,消耗的电流约为48mA.     

应用于移动通信的DDS频率合成器

随着数字技术的发展 ,近十几年来 ,直接数字频率合成 ( DDS)技术发展很快 ,已发展成为主要的频率合成技术之一。现代许多频率合成器在设计中采用了 DDS和 PLL的混合式频率合成技术 ,可以将 DDS的高分辨率及快速转换时间特性与 PLL的输出功率高、寄生噪声和杂散低的特点有机地结合起来。文中研究了应用于正交频分复用 ( OFDM)通信系统的 DDS+ PPL混合式频率合成器设计 ,给出了系统方案、电路实现及测试结果 ,输出信号功率为 -5 d Bm,带内相位噪声可以达到 -76d Bc/Hz@1 k Hz,频率分辨率为 1 Hz,跳频速度可以达到 1 0 4 跳 /秒的数量级 ,实验表明其性能指标满足 OFDM通信系统的要求。     

一种数字锁相环频率合成器的设计

介绍了一种采用MC145152实现的数字锁相环频率合成器,其输出频率范围为1420～1920MHz,频率步进为200kHz,相位噪声小于-90dBc/Hz,杂散抑制优于60dB,输出功率P0≥10dBm。该频率合成器在TCL-376型接力机上得以成功运用,运行稳定、可靠。     

S/U双波段小数分频锁相环型频率合成器设计

提出了一种覆盖S/U双波段的小数分频锁相环型频率合成器.该频率合成器采用一种新型多模分频器,与传统的小数分频频率合成器相比具有稳定速度快、工作频率高和频率分辨率高的优点.该锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASH△-∑调制技术进行噪声整形,降低了带内噪声.设计基于TSMC 0.25 μm 2.5 V 1P5M CMOS工艺实现.测试结果表明,频率合成器频率范围达到2.450～3.250 GHz;波段内偏离中心频率10 kHz处的相位噪声低于-92.5 dBc/Hz,1 MHz处的相位噪声达到-120 dBc/Hz;最小频率分辨率为13 Hz;在2.5 V工作电压下,功耗为36 mW.     

4～8 GHz宽带频率合成器的设计

研究了一种采用ADI公司的ADF4153小数N分频PLL频率合成器芯片来实现宽频带、小步进的频率合成器的方法.ADF4153可以实现无线通信系统接收机和发射机中本地振荡器,他包括低噪声的数字鉴频鉴相器、电荷泵和可编程分频器.该频率合成器频率范围4～8 GHz,步进1 MHz,且在8 GHz输出时,相位噪声低于-85 dBc/Hz@1 kHz.     

基于DDS驱动PLL结构的宽带频率合成器设计

结合数字式频率合成器(DDS)和集成锁相环(PLL)各自的优点,研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器,并对该频率合成器进行了分析和仿真,从仿真和测试结果看,该频率合成器达到了设计目标.该频率合成器的输出频率范围为594～999 MHz,频率步进为5 Hz,相位噪声为-91 dBc/Hz@10 kHz,杂散优于-73 dBc,频率转换速度为520 μs.     

数字式频率合成器锁相环路参数设计

1 数字式频率合成器方案及指标1．1 方案 本合成器（见图1）能在2~3MHz范围内提供频率间隔为100Hz的10 000个频率点,每点的频率具有与标准频率相同的频率稳定度。其中： fVCO2＝10N2 f＝×N fVCO1max＝3.1000MHz fVCO1min＝2.1001MHz1．2 主要技术指标 （1）频率范围：2.1001~3.1000MHz （2）频率间隔：100Hz （3）捕捉时间：<25ms（在频率变化500kHz时） （4）噪声性能： 偏离主频率300~3000Hz时,≤－75dB / Hz 偏离主频率20kHz外,≤－110dB / Hz 偏离主频率50~100Hz时,≤－40dB / Hz （5）鉴相频率泄漏：≤－75dB （6…     

Fully integrated W-CDMA IF receiver and IF transmitter including IFsynthesizer and on-chip VCO for UMTS mobiles

A fully integrated, dual intermediate frequency (IF) receiver and an IF transmitter, each with on-chip IF synthesizer, for use in third-generation wide-band code division multiple access (W-CDMA) mobiles has been implemented in a standard, high-frequency, Si-bipolar process with an f_T of 25 GHz. The IF receiver (318 MHz) and IF transmitter (285 MHz) include a complete phase-locked loop (PLL) and on-chip voltage-controlled oscillator (VCO) with integrated varactors and transformers. The VCOs are used for on-chip local oscillator (LO) generation and operate at four times IF, 1272 MHz and 1140 MHz, for Rx and Tx, respectively. Fully integrated, active, analog base-band filters further increase functionality and integration level. In the receiver, a channel select filter, composed of a fifth-order Chebyshev lowpass filter and a first-order all-pass filter, is implemented. In the transmitter, a fifth-order Butterworth low-pass filter functions as a reconstruction filter. Both devices operate on 2.7-3.3-V supply. The designs comply with ARIB W-CDMA and UMTS standards. Each chip is mounted in a small outline, 32-pin, leadless surface mount package     

运动平台上多基地雷达接收机中频率误差对测距的影响

针对运动平台上的多基地雷达,定量分析了接收机中频综与发射机工作频率之间的误差对测距的影响。     

A 35-mW 3.6-mm/sup 2/ fully integrated 0.18-/spl mu/m CMOS GPS radio

A single-chip CMOS Global Positioning System (GPS) radio has been integrated using only a couple of external passive components for the input matching network and one external reference for the synthesizer. The receiver downconverts the GPS L1 signal at 1575.42 MHz to an IF of 9.45 MHz. The complete front-end and frequency synthesizer section have been integrated: low noise amplifier, image rejection mixer, IF active filter, and the full phase-locked loop synthesizer, including voltage-controlled oscillator and loop filter. The front-end measured performances are 81-dB maximum gain, 5.3-dB noise figure, and >30-dB image rejection. The synthesizer features a phase noise of -95 dBc/Hz at 1-MHz offset and a total integrated phase noise of less than 7/spl deg/ rms in the 500-Hz-1.5-MHz band. The front-end and the synthesizer draw, respectively, 11 and 9 mA from a 1.8-V supply. The architecture of the front-end and synthesizer has been geared to high level of integration and reduction of silicon area at the lowest possible power consumption. Consequently, the one reported here is the smallest and most integrated CMOS GPS receiver reported so far.     

A WiMedia/MBOA-Compliant CMOS RF Transceiver for UWB

A WiMedia/MBOA compliant RF transceiver for ultra-wideband data communication in the 3-5-GHz band is presented. The transceiver includes receiver, transmitter and synthesizer is completely integrated in 0.13-mum standard CMOS technology. The receiver uses a feedback-based low-noise amplifier (LNA) to obtain an RF gain of 4 to 37 dB and an overall measured noise figure of 3.6 to 4.1 dB over the 3-5-GHz band of interest. The transmitter supports an error vector magnitude (EVM) of -28 dB up to -4 dBm output power and meets the FCC and WiMedia mask specifications. The power consumption from a single supply voltage of 1.5 V is 237 mW for the receiver and 284 mW for the transmitter, both including the synthesizer     

Ka波段频率合成器设计

提出了一种Ka波段低杂散、捷变频频率合成器设计方案.该方案采用直接数字合成(DDS)+直接上变频的频率合成模式,DDS1产生360～600 MHz低杂散中频信号,DDS2产生波形信号.经过4次上变频、分段滤波、放大后,该方案实现了宽带、低杂散、捷变频频率合成器的设计,为系统提供本振信号、激励信号等.根据设计方案,制作了...     

基于DSP与FPGA的雷达捷变频设计方法

在实际应用中,捷变频雷达的信号处理机给频率综合器送去不同的频率码,使雷达发射机和接收机工作在相应的不同频点上,躲避无源和有源干扰。本文基于对捷变频雷达抗干扰基本原理的阐述,并结合ANALOGDEVICES公司的TigerSHARC20XS系列DSP芯片以及ALTERA公司的CycloneEP1C6XXX系列FPGA芯片,提出了伪随机捷变频和自适应捷变频的工程设计方法。最后通过功能仿真,说明了此种方法成功解决了传统方法中伪随机捷变频只能产生2n（1≤n≤32）长度频率码序列的问题,同时也验证了自适应捷变频设计的正确性,对雷达捷变频的工程设计具有一定的参考价值。     

A single-chip dual-band direct-conversion IEEE 802.11a/b/g WLAN transceiver in 0.18-/spl mu/m CMOS

This paper presents a single-chip dual-band CMOS direct-conversion transceiver fully compliant with the IEEE 802.11a/b/g standards. Operating in the frequency ranges of 2.412-2.484 GHz and 4.92-5.805 GHz (including the Japanese band), the fractional-N PLL based frequency synthesizer achieves an integrated (10 kHz-10 MHz) phase noise of 0.54/spl deg//1.1/spl deg/ for 2/5-GHz band. The transmitter error vector magnitude (EVM) is -36/-33 dB with an output power level higher than -3/-5dBm and the receiver sensitivity is -75/-74 dBm for 2/5-GHz band for 64QAM at 54 Mb/s.     

用于434/868MHz FSK/OOK CMOS发射机的锁相环设计

一种可输出434/868MHz信号的Σ-Δ分数分频锁相环在0.35μmCMOS工艺中集成。该发射机系统采用直接调制锁相环分频比的方式实现FSK调制,OOK的调制则通过功率预放大器的开-关实现。为了降低芯片的成本和功耗,发射机采用了电流数字可控的压控振荡器(VCO),以及片上双端-单端转换电路,并对分频器的功耗设计进行研究。经测试表明,锁相环在868MHz载波频偏为10kHz、100kHz和3MHz处的相位噪声分别为-75dBc/Hz、-104dBc/Hz和-131dBc/Hz,其中的VCO在100kHz频偏处的相位噪声为-108dBc/Hz。在发送模式时,100kHz相邻信道上的功率与载波功率之比小于-50dB。在直流电压2.5V的工作条件下,锁相环的电流为12.5mA,包括功率预放大器和锁相环在内的发送机总面积为2mm2。     

基于单片机控制的频率综合器设计

以ADF4360芯片为核心,设计实现了频率综合器作为1.95 GHz一次变频超外差射频接收机的本振部分,并制作了单片机控制电路。经测试,可以在1.6GHz～1.95GHz范围内以0.5MHz为步长调节输出本振信号频率。在频率为1.9GHz时,相位噪声为-68dBc/Hz（1kHzoffset）、-71dBc/Hz（10kHz offset）、-110dBc/Hz（100kHz offset）、-115dBc/Hz（1MHz off-set）。频率偏差小于50kHz。     

Interface LSIs for data terminals and facsimile

Describes three high-performance interface LSIs, namely, the facsimile modem, universal receiver transmitter, and code converter LSIs, for facsimile, for communication control equipment, and for a digital service unit to connect the terminal equipment and the network. It is explained that optimization in block partitioning and common use of building block cells has been chosen as the LSI design method. These LSIs operate at from 1.4 (facsimile modem) to 6.1 MHz (universal transmitter receiver) clock frequencies with an adequate operating frequency margin. The power dissipation is 450-500 mW at 5 V the power supply voltage. The chip size for these LSIs is from 39 to 44 mm/SUP 2/. The LSIs consist of about 20000 transistors each. The output level is TTL compatible.