基于DSP的语音数字处理系统的设计与实现

文章介绍了一个以高速DSP为核心的数字语音处理系统的设计,该系统主要由数字语音处理模块和路由协议处理模块组成。在数字语音处理模块的设计中,使用了6片TI公司的16位定点高速DSPTMS320VC549,每个数字语音处理模块可以处理16路话音信号。高速的DSP性能保证话音数据能够正确及时地得到处理,它构成了IP电话的处理核心。     

一种高效数字信道化接收方法

宽带数字接收系统需要具有快速截获信号的能力，现有的商用数字信号处理器很难实时处理高速A／D变换器输出的大量数据。本文提出一种高效的结构，综合利用数字滤波器的灵活性和多相滤波的高效性，按照先抽取数据，再低通滤波、混频的顺序，较好地解决了硬件速度和高速数据流不匹配的问题。     

基于FPGA的QPSK高速解调器的设计与实现

根据无人机系统对数据链路的高速率、低误码的需求,分析比较了QPSK数字中频解调与零中频解调2种方案。针对本系统的特点,采用FPGA及DSP设计实现了一种高速QPSK数字零中频解调器,同时简要分析了高速数字解调器的工作原理,并介绍了高速解调器的硬件与软件实现。     

产品放送

英国Photron公司推出一种高速数字成像系统-FASTCAMPCI。该系统包括一个高速数字摄像机、PCI格式控制插件以及用于控制和重放的软件,可以把图像数据直接记录到用户个人计算机(PC)上。该系统使用一     

交警道路监控业务接入模式分析

视频光端机作为接入设备为何能够提供产品的高稳良}生,在交警的室外监控中,不但能够多业务混合传输,还能够有效降低产品故障率？这是因为视频光端机采用先进的无压缩8bit或10bit取样编码,高速DSP等一系列数字技术和时分复用TDM技术以及光波长复用wDM技术,具有较大的动态范围和较高的接收灵敏度,是以一种的透明传输的光设备。监控点上摄像头的视频信号在视频光端机中首先要进行数字化处理,即通过抽样和量化编码实现模,数（A／D）转换,然后利用高速数字复接技术将多路数字视频信号或数字音频、数据等信号复接成高速码流,再利用高速数字光传输平台进行传输,这种技术的应用,使得大量的视频、音频、低速数据、高速以太网数据等可以轻松地复接到一个高速数字码流上稳定传输。     

高速ADC接口技术最新进展

随着ADC采样速率和分辨率的持续提高,高速ADC的输出接口模块所需传输的数据率同步提高。传统的TTL和CMOS等数字接口逻辑已无法满足高速ADC的应用需求。为解决该类瓶颈限制问题,LVTTL、LVCMOS等优化的数字逻辑接口、更高速的差分串行LVDS、CML输出接口以及最近几年在光传输系统中所采用的Serdes接口均被运用于ADC输出接口。首先对上述运用于高速ADC的最新数据输出接口技术的原理进行了分析和讨论,其次重点介绍了该类接口技术在高速ADC产品中的具体应用,最后对该类接口技术的优劣进行了总结。     

高速差分连接器测试方法及分析

随着高速数字系统的快速发展,信号完整性成为了高速传输的关键技术,其优劣已经影响到整个高速数字系统的可靠性。以高速差分连接器为研究对象,分析了信号完整性的测试方法,采用时域反射(TDR）测试技术对阻抗、串扰和数据传输率进行测试,客观地评价高速差分连接器信号完整性的优劣,为产品的鉴定检验工作提供科学的依据。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．     

高速并行总线信号完整性测试技术

随着信号速度的显著提高,信号完整性问题已经成为高速数字设计中的关键。本文介绍了一种新的信号完整性分析技术,通过集成逻辑分析仪和数字存储示波器,将物理层模拟信号、数据层数字信号时间相关的联合观测,自动测试多达408个并行总线眼图,有效定位和分析高速总线中出现的故障问题,排除由于信号完整性问题导致的数字系统错误。最后结合处理器和高速总线,给出了高速信号完整性分析实例。     

超宽带数字下变频器

在宽带数字接收机中,高速数据流的实时处理对后继数字下变频器性能提出了极为苛刻的要求。在多相滤波器结构的基础上,提出了采用多路并行乘法器的方法,大大提高了数字下变频器的输入数据流速率和数据带宽,最后给出了仿真结果。     

Reconfigurable Digital Front-End Hardware for Wireless Base-Station Transmitters: Analysis, Design and FPGA Implementation

A versatile digital front-end architecture is designed and implemented on field-programmable gate array (FPGA) technology. The architecture includes the digital up-conversion, and peak-to-average power ratio (PAPR) reduction blocks that are applicable to down-link data paths in multi-band wireless base stations such as WCDMA or Wimax systems. Transmitter linearity requirements are addressed and tradeoff analysis for design and optimization of the PAPR reduction algorithm within the context of the error vector magnitude and adjacent channel leakage ratio quality metrics are studied. Statistical characteristics of the clipping noise are analyzed and a novel method for clipping the multi-band signal under the phase invariant constraint is proposed. Our study also includes mapping of the signal processing algorithms onto Xilinx Virtex-4trade FPGA device and addresses the resource utilization and efficient hardware implementation of the above signal processing blocks. Performance assessments and hardware validation of the proposed architecture are also addressed.     

A high-speed adaptive antenna array with simultaneous multibeam-forming capability

A new type of adaptive beamforming antenna system architecture is proposed for multichannel wireless communications. Multibeam communication with high data throughput is accomplished using the proposed beamformer architecture. The system consists of analog mixers, a multitone direct digital synthesizer (DDS), and a digital signal processor (DSP) controller. The essential idea of multibeam forming is based on a multitone weighting scheme combined with analog-digital hybrid signal processing. While the real-time multibeam construction is realized by the analog mixer circuits and a DDS, the complicated adaptive beamforming and direction-of-arrival estimation algorithms are carried out by the DSP. In this architecture, only one beamformer circuit is required to handle multiple beams, leading to significant reduction in hardware counts. A 5.8-GHz eight-element adaptive beamforming array successfully demonstrates two-beam simultaneous beamforming with less than three degrees of peak and steering errors and more than 20-dB interference suppression. The test-bed exhibits successful two-channel data recovery at 25-Mb/s data throughput in each channel with binary phase-shift keying modulation, for simultaneous dual-beam reception. The bit-error-rate measurement validates the robustness of the communication quality under strong interferences.     

基于FPGA的2CPFSK全数字中频调制器的设计与实现

针对飞行器数据链中高码速率要求,需要使用数字技术实现传统模拟调制,以得到更好的调制性能,增加系统作用距离。本文介绍了二进制连续相位频移键控(2CPFSK)调制原理,提出了基于软件无线电架构的2CPFSK正交调制算法。该算法利用2CPFSK相位累加特性实现了基带数据的分数倍内插,从而适应宽范围码速率的调制。设计了提高频谱纯度的数字滤波器、基于FPGA+DAC架构的数字调制器硬件平台并实现算法。通过与传统模拟频率调制(FM)比较,该设计提升了1.7 dB调制性能,增加了系统作用距离。     

数字侦察接收机处理架构研究

分析了数字侦察接收机信号处理的特点和本质,指出在很多应用场合,尤其是对复杂雷达信号侦察中,单纯追求对脉冲的峰值处理速度无法充分发挥数字信号处理的优势。在此基础上进一步提出,应以提高平均处理速度为数字接收机设计的指导思想,并给出一种基于该设计理念的数字接收机处理架构。     

基于FPGA的多路数据实时采集与传输系统

针对传统数据采集系统的硬件设计复杂、开发周期长、精度低和实时性差等问题,提出了一种基于FPGA的多路数据实时采集与传输系统,并完成了系统程序构架。该系统以FPGA作为核心控制单元,采集到32路模拟信号和1路数字信号,根据数据发送帧格式,转换成连续不间断的SPI信号输出。采用Labview软件构建了高速UART数字信号验证平台。实验结果表明,模拟信号经14位A/D采样得到的数字信号与理论值相差的最大值为±3 LSB,采样精度达0.04%。数字信号传输稳定、无误码,实现了模拟信号的高精度实时采集与稳定传输。     

基于AGC方法的软判决LDPC译码器输入匹配电路

针对低密度奇偶校验码(LDPC)译码器性能受输入软信息电平抖动影响较大的问题,本文提出一种基于自动增益控制(AGC)方法的输入匹配电路,能够跟踪输入的信号电平变化动态调整信号幅度,使解调器与LDPC译码器始终工作在最佳匹配状态.此方法及AGC结构匹配电路模块已用于实现高速超宽带(MBOK-UWB)无线通信系统接收机的LDPC译码器,系统仿真和实际测试结果均表明,上述方法有效提高了系统的误比特性能.     

Parallel image processing with the block data parallel architecture

Many digital signal and image processing algorithms can be speeded up by executing them in parallel on multiple processors. The speed of parallel execution is limited by the need for communication and synchronization between processors. In this paper, we present a paradigm for parallel processing that we call the block data flow paradigm (BDFP). The goal of this paradigm is to reduce interprocessor communication and relax the synchronization requirements for such applications. We present the block data parallel architecture which implements this paradigm, and we present methods for mapping algorithms onto this architecture. We illustrate this methodology for several applications including two-dimensional (2-D) digital filters, the 2-D discrete cosine transform, QR decomposition of a matrix and Cholesky factorization of a matrix. We analyze the resulting system performance for these applications with regard to speedup and efficiency as the number of processors increases. Our results demonstrate that the block data parallel architecture is a flexible, high-performance solution for numerous digital signal and image processing algorithms     

OFDM的基本原理及FFT实现

介绍了适合高速数据传播的一种调制方式—正交频分复用 (OFDM) ,重点阐述了它的基本原理 ,继而讨论了用FFT实现OFDM的调制解调技术 ,并给出了具体FFT结构在OFDM接收机中的应用     

数字信道化IFM接收技术研究

针对宽带数字信号侦察问题,首先推导了一种实信号数字信道化接收机的高效结构,便于实现高倍抽取,接着将信号检测与瞬时测频技术应用于该结构中,推导了将瞬时测频用于此结构时的条件。针对跨信道信号的处理问题,提出了一种改进的滤波器组排列方法,通过滤波器组通带重叠的方式来处理跨信道信号,该方法在信号带宽较窄时能较好地处理跨信道信号。仿真结果表明,所设计的系统具有良好的性能,对跨信道信号有较好的处理效果。     

A compact digital beamforming SMILE array for mobile communications

A compact spatial multiplexing of local elements (SMILE) scheme smart antenna array with adaptive beamforming is presented. Low-noise amplifiers are implemented as switching elements to maintain a low system noise figure and allow fast switching. The switching scheme effectively reduces N RF channels to one, reducing the amount of costly RF hardware by a factor of N. The sampling rate must be higher than the signal bandwidth based on the Nyquist criterion to ensure proper restoration of the original signal. Measured data for destination of arrival estimation, beamforming, and digital data recovery demonstrate the capability and benefits of digital beamforming with this architecture.