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存储器模块测试对于航空电子综合系统的可靠性至关重要,设计了一种基于FPGA实现的高速存储器测试系统,由基于March-B存储器测试算法的波形产生器、SDRAM控制器和串行口控制器等组成;采用Altera EP1C6-6芯片进行实现,综合与布局布线结果显示波形发生器的运行频率高达266.7MHz,逻辑占用率68%;使用C++语言开发了上层控制软件与用户界面,在实验中采用故障注入方式模拟存储器模块出错情况;结果显示设计的存储器模块测试系统达到了设计要求;实验结果显示该系统能够测试多种LocalBus总线协议兼容的存储器模块,并且能够覆盖多种典型存储器故障。 相似文献
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介绍了NXP公司PowerQUICC II系列MPC8280处理器集成的SDRAM存储控制器的工作原理和工作模式,并在某国产化8280嵌入式系统开发板上,利用SDRAM存储控制器对4片SDRAM芯片进行读写操作。实际操作结果表明,该国产化8280处理器SDRAM存储控制器功能正常,可以访问SDRAM外设存储器。 相似文献
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通过比较,说明了二代双数据速率动态随机存储器(DDR2 SDRAM)的优势与特点。结合高速采样存储卡,介绍了板卡和存储控制器的硬件设计方案,重点阐述了关键技术和设计实现方法。对照时序仿真结果介绍了存储控制器的控制过程。最后总结了控制器模块达到的性能。 相似文献
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基于PCI总线的高速大容量数据采集卡 总被引:6,自引:0,他引:6
介绍了一种基于PCI总线的高速大容量数据采集卡的设计原理与实现。该采集卡由预处理电路、A/D转换器、同步动态随机存储器(SDRAM)、高频时钟发生器、集成于FPGA芯片的PCI接口控制器和SDRAM控制器组成。它通过PCI总线接口与计算机连接,可完成400MHz/s实时数据采集、512MB实时数据存储。 相似文献
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介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。该DLL可集成性和工艺兼容性好,可以减少DLL的设计时间和设计复杂度,非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图,工作频率范围达到200MHz至400MHz,无谐波锁定出错,且闭环特性可以跟踪工艺、电压、温度(PVT)变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时(tSD)来保证DDR SDRAM控制器正确捕获存储器输出数据(DQ)。 相似文献
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DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。 相似文献
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基于ADI公司Blackfin533 DSP强大的图像处理能力及专用的并行外设接口,快速实现了图像数据的传输和JPEG静态图像压缩编码并通过以太网进行数据传输。通过改进SDRAM的读写数据方式以及利用Blackfin特有的汇编指令及内核架构,有效提高了采集、压缩速度,实现了高分辨率的图像监控系统的设计。 相似文献
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面向逻辑设计的SDRAM 控制器性能度量模型* 总被引:1,自引:0,他引:1
以SDRAM控制器为研究对象,探讨硬件逻辑设计时其性能度量的方法,通过建立一个硬件时钟周期级上的SDRAM控制器性能度量模型,在硬件逻辑实现的层次上实现了SDRAM控制器性能的评估。根据该性能度量模型,既可以分析已有设计的性能,又可以启发SDRAM控制器的优化方案。在双向有线数字电视信道SoC系统平台上应用该度量模型对三个AMBA总线接口的SDRAM控制器实现方案的性能进行分析,从而验证该性能度量模型适用于评估和指导SDRAM控制器的设计。该实验方法还可以用来评价各个不同IP核提供商提供的SDRAM控制 相似文献
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介绍了SDRAM及其基于FPGA的通用控制器在PDP视频存储系统中的应用。详细解析了SDRAM的控制命令所实现的功能以及控制时序。所提出的通用控制器不针对特定存储操作,适用于任何复杂系统。用户可以根据自己的需要自行提供简易的顶层的控制命令,就可以对SDRAM进行正确的操作。同时也介绍了SDRAM通用控制器设计。在PDP视频系统中,我们采用两组SDRAM,通过合理的状态机运用进行乒乓操作,将处理过的数据不间断送往SDRAM和PDP平板。 相似文献
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根据提升小波的框架结构,提出了一种基于JEPG2000的二维多级提升小波变换核的FPGA设计。 采用分时复用和流水结构,充分利用FPGA片内存储资源,实现了行列变换的并行执行。在保证精度的前提下采用优化的移位加操作代替浮点乘运算,加快了运算速率,减小了电路规模。同时通过乒乓操作完成FPGA和片外SDRAM间数据的无缝缓冲处理,保证了多级变换的高效实时并行,从而达到各级小波系数的快速并行输出。系统经验证完全满足图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件。 相似文献
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针对SDRAM正常工作所需要的条件较为严格,介绍将SDRAM接入SOPC的设计方法及要点。重点介绍在PCB设计阶段所要注意要点,以及根据不同的FPGA和SDRAM来选择时钟频率,最后详细介绍如何计算锁相环的相移,使得输出的SDRAM时钟和控制器时钟同步以确保SDRAM正常工作。 相似文献
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基于S3C2440的Bootloader设计与实现 总被引:1,自引:0,他引:1
田会峰 《自动化技术与应用》2010,29(7):29-32
结合嵌入式Linux系统的引导程序,重点分析了基于S3C2440处理器的嵌入式Bootloader总体框架,设计出了基于“NAND Flash4SDRAM”存储方式的Bootloader,并对SDRAM的地址进行测试,结果表明此Bootloader灵活高效。 相似文献