边界扫描板级链路测试性设计方法研究

边界扫描技术是一种新型的VLSI电路测试及可测性设计方法.但是在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和在线仿真结合起来一直是一个亟待解决的问题.为解决上述问题,本文提出了两种基于边界扫描技术的板级动态链路设计方法.这种可测性设计技术不仅能完成边界扫描测试,还能完成在线编程或在线仿真等功能,具有很好的测试设计灵活性.     

NoC边界扫描测试系统硬件设计

为了解决内部结构日益复杂的片上网络系统故障测试的问题,在研究3×3 2D-Mesh体系结构的NoC系统、边界扫描测试技术和资源节点故障类型的基础上,以FPGA为核心器件设计边界扫描测试系统。完成了数据采集、频率计、放大器、SRAM、IEEE1500 Wrapper等资源节点电路以及资源节点边界扫描链路的接口电路设计,并利用测试软件、信号发生器、万用表和数字示波器,通过边界扫描链路完成对整个硬件设计的测试。测试结果表明该设计性能稳定,为研究NoC系统的边界扫描测试技术提供了硬件平台。     

边界扫描技术及其在电路板级测试应用

介绍了边界扫描测试技术的基本原理,提出了边界扫描技术的板级测试策略和整体测试流程,并对扫描链路设计中的具体问题进行分析,最后结合可测试性设计提出了电路板设计时应遵循的原则.     

VXI边界扫描模块接口电路的设计

根据IEEE1149.X标准和VXI总线规范,采用EDA技术对VXI边界扫描模块的接口电路进行了研究和设计,通过仿真和实际测试验证了设计的正确性,很好地将VXI总线技术和边界扫描技术融合在一起,成功研制了一种符合IEEE1149.X标准的C尺寸VXI边界扫描模块。在VXI总线测试领域拓展了边界扫描测试功能,不增加测试系统的成本和复杂性,解决了VXI总线应用领域集成电路的测试问题。     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

边界扫描测试技术的原理及其应用

边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法，他提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的测试。自从1990年2月JTAG与TEEE标准化委员会合作提出了“标准测试访问通道与边界扫描结构”的IEEE1149．1—1990标准以后，边界扫描技术得到了迅速发展和应用。利用这种技术，不仅能测试集成电路芯片输入／输出管脚的状态，而且能够测试芯片内部工作情况以及直至引线级的断路和短路故障。对芯片管脚的测试可以提供100％的故障覆盖率，且能实现高精度的故障定位。同时，大大减少了产品的测试时间，缩短了产品的设计和开发周期。边界扫描技术克服了传统针床测试技术的缺点，而且测试费用也相对较低。这在可靠性要求高、排除故障要求时间短的场合非常适用。特别是在武器装备的系统内置测试和维护测试中具有很好的应用前景。本文介绍了边界扫描技术的含义、原理、结构，讨论了边界扫描技术的具体应用。     

边界扫描测试技术

边界扫描技术是一种标准化的可测试性设计方法,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.介绍了边界扫描技术的原理、结构,讨论了边界扫描技术的应用.     

基于NiosII的边界扫描控制核的设计

本文基于ALTERA公司的Nios软核＋可编程资源FPGA的SOPC平台设计了一个边界扫描控制器IP核。该控制器基于Allera的SOPC系统及Avalon总线规范,完成自定了边界扫描控制核的设计方案及设计流程,通过SOPC中的Avalon总线接口,该控制器产生符合IEEE1149．1标准的边界扪描测试系统,能实现各种边界扫描测试。提高了系统设计的灵活性,加速了边界扫描测试效率。仿真及实验结果表明,该设计能够完成有效高速的边界扫描测试。     

应用于FPGA芯片的边界扫描电路

针对在FPGA芯片中的应用特点，设计了一种边界扫描电路，应用于自行设计的FPGA新结构之中。该电路侧重于电路板级测试功能的实现，兼顾芯片功能的测试；同时，加入了器件编程功能。在电路设计中采用单触发器链寄存器技术，节省芯片面积。版图设计采用0．6μm标准CMOS工艺，并实际嵌入FPGA芯片中进行流片。该电路可实现测试、编程功能，并符合IEEE1149．1边界扫描标准的规定，测试结果达到设计要求。     

基于SQLite的边界扫描测试链路自动生成研究与实现

为了提高边界扫描测试效率,提出一种基于嵌入式开源数据库SQLite的边界扫描测试链路自动生成方法。根据边界扫描编译结果得到SQLite数据库的各个数据表数据,分析各表间的数据关系,结合边界扫描矢量生成算法,从任意点随机触发,开始遍历数据库各表,引入模糊查询模式更有效匹配各表关系,快速形成完整边界扫描测试链。所设计的边界扫描链路自动生成方法可替代人工生成链路方法,简化测试准备和节省处理数据时所需时间,降低系统成本,具有较好的应用前景。     

弹性分组环专用集成电路的可测性设计

根据弹性分组环专用集成电路的具体情况,提出了相应的可测性设计(Design for Test-ability,DFT)方案,综合运用了三种DFT技术:扫描链、边界扫描测试和存储器内建自测试。介绍了三种技术的选取理由和原理,对其具体实现过程和结果进行了详细分析。DFT电路的实现大大降低了专用集成电路的测试难度,提高了故障覆盖率。     

Structural and Electrical Characters of Ba0.6Sr0.4TiO3/La0.5Sr0.5CoO3 Thin Films by Plus Laser Deposition

Epitaxial Ba0.6Sr0.4TiO3 (BST) thin films were deposited on LaAlO3 (LAO) substrates with the conductive metallic oxide La0.5Sr0.5CoO3 (LSCO) film as a bottom electrode by pulsed laser deposition (PLD). X-ray diffraction ~2 and Ф scan showed that the epitaxial relationship of BST/LSCO/LAO was [001] BST//[001] LSCO//[001] LAO. The atomic force microscope (AFM) revealed a smooth and crack-free surface of BST films on LSCO-coated LAO substrate with the average grain size of 120 nm and the RMS of 1.564 nm for BST films. Pt/BST/LSCO capacitor was fabricated to perform CapacitanceVoltage measurement indicating good insulating characteristics. For epitaxial BST film, the dielectric constant and dielectric loss were determined as 471 and 0.03, respectively. The tunabilty was 79.59% and the leakage current was 2.6310-7 A/cm2 under an applied filed of 200 kV/cm. Furthermore, it was found that epitaxial BST (60/40) films demonstrate well-behaved ferroelectric properties with the remnate polarization of 6.085 C/cm2 and the coercive field of 72 kV/cm. The different electric properties from bulk BST (60/40) materials with intrinsic paraelectric characteristic are attributed to the interface effects.     

Boundary scan test,test methodology,and fault modeling

The test technique called boundary scan test (BST) offers new opportunities in testing but confronts users with new problems too. The implementation of BST in a chip has become an IEEE standard and users on board level are the next group to begin thinking about using the new possibilities. This article addresses some of the questions about changes in board-level testing and fault diagnosis. The fault model itself is also affected by using BST. Trivial items are extended with more sophisticated details in order to complete the fault model. Finally, BST appears to be a test technique that offers a high degree of detectability on board level, but for diagnosis, some additional effort has to be made.     

支持边界扫描测试的电路设计

基于IEEE 1149.1标准制定的边界扫描技术能够对复杂电路进行测试,并诊断出硬件问题。首先介绍了边界扫描测试电路的基本结构,针对基于边界扫描的大规模集成电路的特点,论述了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点,另外,还给出了能够获得良好测试性设计效果的边界扫描电路的设计方案。     

基于边界扫描的非完全BS电路板测试诊断技术

由BS器件和非BS器件组装的非完全BS电路板仍将在今后相当长时间内广泛存在,如何对它们应用边界扫描测试是板级边界扫描测试技术需要研究的关键问题.本文从非完全BS电路板的测试性优化设计入手,举例说明了基于边界扫描的非完全BS电路板测试诊断技术的原理和过程.     

基于JTAG标准的电流模A/D转换器可测试性设计

边界扫描技术是一种重要的可测试性设计（DFT）技术，该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障，还可以测试芯片的逻辑功能。JTAG标准是该技术的相关协议。以JTAG标准为基础，结合一款新型电流模A／D转换器的测试需求，提出了一种基于JTAG标准的扫描测试结构，完成对电流模A／D转换器的参数测试。     

一款百万门缀SOC芯片的可测性设到

本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。