一种改进的高速彩票总线仲裁器

随着半导体工艺的发展,片上系统(System-on-Chip, SoC)内部集成的不同功能IP(Intellectual Property)核越来越多。各IP核通过总线方式连接,多核同时抢占总线很大地制约了片上系统的性能。高效的总线仲裁器可以解决多核抢占总线引起的冲突和竞争问题,提升片上系统性能。该文提出一种改进的高速彩票总线仲裁器。使用4相双轨协议代替时钟实现彩票抽取机制以防止彩票丢弃,采用异步流水线交叉并行的工作方式以提升工作速度。在NINP(NonIdling and NonPreemptive)模型下通过65 nm CMOS工艺的Xilinx Virtex5板级验证,相比经典彩票仲裁器和动态自适应彩票仲裁器,具有更好的带宽分配功能,有效避免撑死和饿死现象,工作速度提高49.2%以上,具有一定的功耗优势,适用于有速度要求的多核片上系统。     

层次化片上网络结构的簇生成算法

半导体工艺的发展及嵌入式电子产品复杂度的不断增长,系统芯片互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂.基于总线的片上通信结构不足以提供良好的通信能力,出现了以片上网络为核心的通信结构.本文提出了层次化片上网络设计中,根据实现工艺和应用需求,进行层次划分的簇生成算法.实验表明,通过使用该算法,能够有效的分配系统芯片的内部通信,提高系统性能,降低硬件实现开销,同时满足一定的服务质量需求.     

一款嵌入式芯片总线仲裁器的设计和评估

针对片上系统(SoC)总线设计中仲裁机制的选取往往局限于抽象的定性分析,以一款嵌入式处理器芯片为设计平台,实现了固定优先级、轮转优先级和混合优先级的仲裁电路设计,并建立了仿真测试平台,通过仿真对总线主设备的总线占有率、最差等待响应时间进行了定量分析比较,得出了混合优先级仲裁机制较单一的固定优先级与轮转优先级仲裁机制在体现公平性与优先性上更有效的结论,对其他嵌入式系统总线的仲裁设计与改进提供了很好的参考.     

ATM信元总线交换技术及其应用的研究

文章分析了信元总线型ＡＴＭ交换技术的特点与应用范围，研究了这一交换方式的工作机制以及总线争用仲裁、总线寻址、交换路由控制等关键技术等问题。最后给出了一种信元总线交换的典型应用。     

一种多媒体系统芯片M-SoC的总线调度策略

多媒体系统芯片(M-SoC)是一种典型的多任务系统芯片.芯片内部众多的数据请求源都要通过总线访问单一的片外存储器,合理调度这些总线请求成为系统设计的关键.本文通过详细分析总线上片内外数据通道的特点和数据流量,给出了一种基于多通道DMA的总线调度策略,并将该策略成功运用于单芯片音视频解码系统芯片的总线设计中.该策略有效地融合了DMA请求和总线总裁问题,普遍适用于片级总线多请求的多媒体系统芯片.     

片上网络:新一代的片上系统结构

片上系统是使用共享或专用总线作为芯片的通信资源.由于这些总线具有一定的限制,因此扩展性较差,不能满足发展需求.在这种情况下,目前的片内互连结构将成为多核芯片的发展瓶颈.文章介绍了一种新型的片上体系结构(片上网络)来解决未来片上系统中总线所带来的不足.片上网络作为一种新的片上体系结构,可以解决片上系统设计中所带来的各种挑...     

SoC可测性设计中的几个问题

介绍了SoC可测性设计中的几个重要问题。包括在一般功能模块的扫描可测性设计中,如何实现对时钟、复位端、双向端口、芯片内部三态总线的控制,如何处理组合反馈环、锁存器、不同时钟沿触发的触发器、影子逻辑;以及在片上存储器内建自测试设计中,如何选择自测试的结构和算法。并结合一款基于ARM的SoC给出了实际可测性设计中具体的解决方法。     

片上网络调度算法相关研究

随着半导体集成工艺的发展,单个芯片上集成的IP核数目急剧增加,片上网络(NoC)成为未来取代总线设计的新模式。调度算法作为NoC研究的关键问题之一,对整个网络的传输性能起着重要的作用。本文对片上网络虚信道路由器调度算法的相关研究进展进行了总结,首先从路由器结构特点出发,介绍了几种典型的NoC仲裁器和调度器实例,总结相应的算法设计思想。再对NoC常用路由器调度算法进行了分类介绍,详细分析了各种调度算法的相关特性。最后,探讨了NoC路由器调度算法的研究方向。     

指纹识别专用IC中ZBT SRAM控制器设计

本文针对指纹识别专用IC设计的特点,设计采用了片外ZBT SRAM.文中提出指纹识别系统中ZBT SRAM总线仲裁策略并设计了ZBT SRAM的控制器,实现了数据流的无缝处理,为指纹识别系统的算法模块提供了符合流水线算法要求的数据存储.本文设计的ZBT SRAM控制器及总线仲裁策略已在Xilinx公司Virtex4系列FPGA-xc4vsx35上通过验证,满足指纹识别系统专用IC对其功能和时序的要求.     

一种基于嵌入式内核的MCU总线架构研究

为了满足基于嵌入式内核的MCU芯片对于内部总线系统的设计需求,分析了嵌入式内核的对外的AHB总线接口特性,提出一种兼顾效率和可复用性的MCU芯片内部总线架构。该架构符合AHB总线规范,支持多个主控器同时访问不同的从设备。采用灵活的仲裁机制解决访问冲突。本文设计MCU总线架构应用于一款工业控制类MCU芯片,完成了FPGA原型验证、流片和样片测试。     

高效能,低功耗DDR2控制器的硬件实现

随着SoC芯片内部总线带宽的需求增加,内存控制器的吞吐性能受到诸多挑战。针对提升带宽性能的问题,可以从两个方面考虑,一个办法是将内存控制器直接跟芯片内部几个主要占用带宽的模块连接,还要能够对多个通道进行智能仲裁,让他们的沟通不必经过内部的AMBA总线,甚至设计者可以利用高效能的AXI总线来加快SoC的模块之间的数据传输。另一个办法就是分析DDR2SDRAM的特性后设计出带有命令调度能力的控制器来减少读写次数,自然就能够降低SoC芯片的功耗,为了节能的考虑还要设计自动省电机制。本文为研究DDR2SDRAM控制器性能的提升提供良好的思路。     

基于RapidIO的相控阵短波发信系统交换单元设计

传统总线技术成为了制约短波通信系统性能进一步提升的瓶颈。RapidIO总线是一种新型嵌入式总线,具有传输效率高、系统成本低、系统稳定性好等特点。基于RapidIO技术设计了相控阵短波发信系统的交换单元,硬件上进行了系统供电电路、时钟电路和交换芯片端口电路设计;软件上主要介绍了RapidIO初始化和交换芯片的远程配置两个方面。在实际应用中实现了系统中各模块间信号的高速交换。     

基于Verilog HDL语言的CAN总线控制器设计及验证

在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。     

基于Wishbone-PCI Bridge核的红外图像高速采集系统

论述了一种红外图像高速采集系统的原理、结构和特点。针对红外成像探测系统的应用要求,基于Wishbone片上总线和PCI总线技术,应用Wishbone?蛳PCI Bridge的IP核在单片FPGA上设计实现了红外图像高速采集系统,解决了系统调试中探测器红外图像高速传输、实时显示与处理的问题。实验表明：红外图像高速采集系统应用方便、工作可靠,满足了性能指标要求。     

Analysis and prevention of DRAM latch-up during power-on

The occasional power-on latch-up phenomenon of DRAM modules with a data bus shared by multiple DRAM chips on different modules was investigated and the circuit techniques for latch-up prevention were presented. Through HSPICE simulations and measurements, the latch-up triggering source was identified-to be the excessive voltage drop at the n-well pick-up of the CMOS transmission gate of read data latch circuit due to the short-circuit current which flows when the bus contention occurs during power-on. By extracting the HSPICE Gummel-Poon model parameters of the parasitic bipolar transistors of DRAM chips from the measured I-V and C-V data, HSPICE simulations were performed for the power-on latch-up phenomenon of DRAM chips. Good agreements were achieved between measured and simulated voltage waveforms. In order to prevent the power-on latch-up even when the control signals (RAS, GAS) do not track with the power supply, two circuit techniques were presented to solve the problem. One is to replace the CMOS transmission gate by a CMOS tristate inverter in the DRAM chip design and the other is to start the CAS-BEPORE-RAS (CBR) refresh cycle during power-on and thus disable all the Dout buffers of DRAM chips during the initial power-on period     

基于C8051F040的高性能CAN总线节点模块设计

经过分析CAN总线节点的功能,提出了CAN总线节点模块设计方案,介绍了典型C8051F040的CAN总线网络结构和CAN控制器结构,在硬件电路设计部分中,对模块实现原理及设计要点进行了详细的介绍,软件部分阐述了CAN总线节点模块的固件程序。给出了以此芯片为核心的CAN总线节点模块的应用层软件。设计的CAN总线节点模块功能强、性能高效,目前已经运用于工业现场使用的测量系统中。     

Design and implementation of Abacus switch: a scalable multicastATM switch

Describes a new architecture for a multicast ATM switch scalable from a few tens to a few thousands of input ports. The switch, called the Abacus switch, has a nonblocking switch fabric followed by small switch modules at the output ports. It has buffers at input and output ports. Cell replication, cell routing, output contention resolution, and cell addressing are all performed in a distributed way so that it can be scaled up to thousands of input and output ports. A novel algorithm has been proposed to resolve output port contention while achieving input buffers sharing, fairness among the input ports, and call splitting for multicasting. The channel-grouping mechanism is also adopted in the switch to reduce the hardware complexity and improve the switch's throughput, while the cell sequence integrity is preserved. The switch can also handle multiple priority traffic by routing cells according to their priority levels. The performance study of the Abacus switch in throughput, average cell delay, and cell loss rate is presented. A key ASIC chip for building the Abacus switch, called the ARC (ATM routing and concentration) chip, contains a two-dimensional array (32×32) of switch elements that are arranged in a crossbar structure. It provides the flexibility of configuring the chip into different group sizes to accommodate different ATM switch sizes. The ARC chip has been designed and fabricated using 0.8 μm CMOS technology and tested to operate correctly at 240 MHz     

SoC事务级建模方法

为了快速地发现SoC性能的瓶颈、实现通信结构的决策,提出一种在事务级采用SystcmC构建片上总线SoC模型的方法。该方法利用端口来连接模块和通道,利用通道来实现接口中定义的方法。经仿真验证,时序完全符合AHB标准,运行速度远高于RTL下的同类模型。该方法有助于在设计流程的早期找寻最优化的片上总线通信结构。     

基于CSoC的HDLC设计实现

给出了一种以8032微处理器为核、配备了FPGA(现场可编程门阵列)的双核芯片E5CSoC(可配置系统芯片)实现HDLC(高级数据链路控制)逻辑的方法,该方法利用片上的CSL(可配置系统逻辑)实现HDLC的帧结构和相关控制模块,并利用片内总线和片内集成的DMA(直接存储器存取)通道实现CSL和MCU(单片机)的数据交换,从而完成整个HDLC功能。该方法相对于专用芯片或FPGA实现表现出突出的灵活性、高效性,且集成度高、功耗小。     

PCI总线接口技术及在高速信号处理系统中的运用

介绍一种基于PCI总线的高速信号处理器系统,讨论PCI总线控制器9054的性能及与TMSC6203B芯片扩展总线的接口,最后给出该系统的一个应用实例.