一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

改进DICE结构的D触发器抗SEU设计

基于DICE结构主-从型D触发器的抗辐照加固方法的研究,在原有双立互锁存储单元(DICE)结构D触发器的基础上改进电路结构,其主锁存器采用抗静态、动态单粒子翻转(SEU)设计,从锁存器保留原有的DICE结构。主锁存器根据电阻加固与RC滤波的原理,将晶体管作电阻使用,使得电路中存在RC滤波,通过设置晶体管合理的宽长比,使其与晶体管间隔的节点的电平在SEU期间不变化,保持原电平状态,从而使电路具有抗动态SEU的能力。Spectre仿真结果表明,改进的D触发器既具有抗动态SEU能力,又保留了DICE抗静态SEU较好的优点,其抗单粒子翻转效果较好。     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.     

一种高性能低功耗SEU免疫锁存器

为了缓解瞬态故障引发的软错误,提出一种对单粒子翻转完全免疫的加固锁存器。该锁存器使用4个输入分离的反相器构成双模互锁结构,使用具有过滤瞬态故障能力的C单元作为输出级,采用快速路径设计和钟控设计以提升速度和降低功耗。Hspice仿真结果表明,该电路结构没有未加固节点,所有节点都具有自恢复能力,适用于门控时钟电路。相比于SIN-LC,Cascode ST,FERST,TMR和SEUI加固等类型的锁存器,该锁存器的延迟、功耗、功耗延迟积平均下降82.72%,25.45%,84.24%。此外,该电路结构受工艺角、供电电压和温度扰动的影响较小。     

基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

一种低功耗低延迟的容忍DNU锁存器设计

随着集成电路器件特征尺寸的进一步减小,锁存器内部节点之间的距离越来越短.由于内部节点间的电荷共享效应,器件在空间辐射环境中频繁发生单粒子翻转(SEU),受影响节点由单节点扩展到双节点.文章提出了一种新型的锁存器加固结构,利用C单元固有的保持属性,实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍.HSPICE仿...     

SEU/SET加固D触发器的设计与分析

针对D触发器的抗单粒子辐射效应加固,提出了一种新型的保护门触发器(GGFF)设计,使用两个保护门锁存器串接成主从触发器.通过Spice仿真验证了GGFF抗SEU/SET的能力,通过比较和分析,证明GGFF对于具有同样抗SEU/SET能力的时间采样触发器(TSFF),在电路面积和速度上占据明显优势.     

真实FPGA器件下单粒子软错误评估工具设计

FPGA器件在航天领域应用广泛,然而在空间环境下,基于SRAM工艺的FPGA器件极易受到单粒子翻转(Single Event Upsets,SEU)影响而导致电路发生软错误。针对具有代表性的Xilinx Virtex系列器件进行了SEU评估方法的研究,设计并开发了一款面向Virtex器件的SEU效应评估工具,并与FPGA标准设计流程进行了有效融合。实验结果表明,提出的评估方法和工具对Virtex器件的SEU效应可以进行准确的评估,从而为FPGA结构设计和应用开发提供先于硬件实现的软件验证环境,对高可靠性FPGA芯片的研究、开发和设计都具有重要意义。     

0.18μm工艺下单粒子加固锁存器的设计与仿真

在近年国际上出现的两种记忆单元DICE（DualInterlockedstoragecell）和GDICE（DICEwithguard—gates）基础上，设计了两种抗单粒子加固锁存器，称为DICE锁存器和GDICE锁存器，加工工艺为0.18μm。对这两种锁存器的改进减少了晶体管数量，降低了功耗，增强了抗单粒子瞬态（singleeventtransient，SET）能力。分别对比了两种锁存器的优缺点。建立了一种单粒子瞬态仿真模型。将该模型连接到锁存器的敏感点．仿真测试了这两种锁存器的抗单粒子翻转（singleeventupset，SEU）能力，得到一些对版图设计有意义的建议。通过比较得知：如果没有特殊版图设计，在单个敏感点被打翻时，DICE锁存器和GDICE锁存器的抗单粒子翻转能力比较强：而在两个敏感点同时被打翻时，抗单粒子翻转能力将比较弱。但如果考虑了特殊版图设计。那么这两种锁存器抗单粒子翻转的优秀能力就能体现出来。