边界扫描与电路板测试技术

本文论述了边界扫描技术的基本原理和边界扫描在电路板测试及在FPGA、DSP器件中的应用，介绍了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点。     

数字IC边界扫描互连故障诊断新方法

介绍了支持JTAG标准的数字集成电路(IC)芯片结构、故障测试模式和运用边界扫描故障测试的原理.实验中分析了数字IC互连故障类型、一般故障诊断流程和互连故障的测试方法,提出了采用无误判抗混淆算法的IC边界扫描互连故障诊断法.通过两块Xilinx 9572 pc84芯片互连电路板进行了实验验证,结果表明,该方法对板级互连故障测试具有定位准确、检测效率高、可靠性高及易于实现的技术优势.     

VLSI可测性设计研究

从可测性设计与VLSI测试、VLSI设计之间的关系出发，将与可测性设计相关的VLSI测试方法学、设计方法学的内容有机地融合在一起。文中简要地介绍了VLSI可测性设计的理论基础和技术种类，简明地评述了可测性设计的现状和发展趋势，并且探讨了可测性设计的实现方法。     

边界扫描测试技术及可测性标准IEEE1149.1

这是一篇关于可与数字专用集成电路(ASIC)的设计结合在一起的边界扫描测试技术概念的综合性文章。本文包括了IEEE可测性标准1149.1——可在设计、开发数字ASIC及系统的过程中实行的边界扫描测试技术——的特性及讨论。这些测试技术可以用于测试系统中的数字ASIC器件、装有器件的多层印刷电路板(PCB)及多芯片模块(MCM)。     

利用边界扫描进行系统级测试

本文简要介绍了测试总线IEEE 1149.1和IEEE P1149.5,并指出可以利用这两种总线进行系统级测试。究竟选择哪一种总线,要取决于用户的应用和经济承受能力。     

边界扫描测试技术

边界扫描技术是一种标准化的可测试性设计方法,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.介绍了边界扫描技术的原理、结构,讨论了边界扫描技术的应用.     

边界扫描测试的原理及应用设计

文章介绍了边界扫描测试的原理 ,分析了联合测试行动组JTAG控制器的逻辑状态 ,并给出了JTAG测试具体应用的VHDL原代码和逻辑仿真波形。利用JTAG接口可以方便地进行复杂IC芯片连接的故障定位 ,灵活控制IC芯片进入特定的功能模式等。     

边界扫描测试电路的设计

讨论了边界扫描测试电路的设计方法和电路的基本结构，并针对光纤通信系统中的32：1时分复用芯片设计了边界扫描电路，给出了模拟结果。     

边界扫描测试技术的原理及其应用

边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法，他提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的测试。自从1990年2月JTAG与TEEE标准化委员会合作提出了“标准测试访问通道与边界扫描结构”的IEEE1149．1—1990标准以后，边界扫描技术得到了迅速发展和应用。利用这种技术，不仅能测试集成电路芯片输入／输出管脚的状态，而且能够测试芯片内部工作情况以及直至引线级的断路和短路故障。对芯片管脚的测试可以提供100％的故障覆盖率，且能实现高精度的故障定位。同时，大大减少了产品的测试时间，缩短了产品的设计和开发周期。边界扫描技术克服了传统针床测试技术的缺点，而且测试费用也相对较低。这在可靠性要求高、排除故障要求时间短的场合非常适用。特别是在武器装备的系统内置测试和维护测试中具有很好的应用前景。本文介绍了边界扫描技术的含义、原理、结构，讨论了边界扫描技术的具体应用。     

边界扫描结构双向端口设计新方法

针对边界扫描结构设计中的双向端口,提出一种新颖的解决方法。该方法通过设计一个专用的双向边界扫描单元,实现对双向端口的可观及可控,克服了传统设计方法的许多缺陷。通过对四总线收发器(三态)74HC243IP核的双向管脚加载该双向边界扫描单元后进行仿真实验,结果表明,该方法简单可行,具有较大的实用价值。     

基于扫描的VLSI全速测试方法

当工艺进入到超深亚微米以下,传统的故障模型不再适用,必须对电路传输延迟引发的故障采用延迟故障模型进行全速测试.给出了常用的延迟故障模型,介绍了一种基于扫描的全速测试方法,并给出了全速测试中片上时钟控制器的电路实现方案.对芯片进行测试,可以直接利用片内锁相环电路输出的高速时钟对电路施加激励和捕获响应,而测试向量的扫描输入和响应扫描输出则可以采用测试机提供的低速时钟,从而降低了全速测试对测试机时钟频率的要求.最后,对于全速测试方案提出了若干建议.     

应用于FPGA芯片的边界扫描电路

针对在FPGA芯片中的应用特点，设计了一种边界扫描电路，应用于自行设计的FPGA新结构之中。该电路侧重于电路板级测试功能的实现，兼顾芯片功能的测试；同时，加入了器件编程功能。在电路设计中采用单触发器链寄存器技术，节省芯片面积。版图设计采用0．6μm标准CMOS工艺，并实际嵌入FPGA芯片中进行流片。该电路可实现测试、编程功能，并符合IEEE1149．1边界扫描标准的规定，测试结果达到设计要求。     

基于边界扫描的非完全BS电路板测试诊断技术

由BS器件和非BS器件组装的非完全BS电路板仍将在今后相当长时间内广泛存在,如何对它们应用边界扫描测试是板级边界扫描测试技术需要研究的关键问题.本文从非完全BS电路板的测试性优化设计入手,举例说明了基于边界扫描的非完全BS电路板测试诊断技术的原理和过程.     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

数字集成电路故障测试策略和技术的研究进展

IC制造工艺的发展，持续增加着VLSI电路的集成密度，亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上，综述了常规通用测试方法和技术，并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思想和内建自测试(BIST)策略。针对片上系统(SoC)和深亚微米(VDSM)技术给故障测试带来的新挑战，本文进行了初步的论述和探讨。     

电子线路的故障诊断和测试点的选择

研究了模拟电路的测试性问题 ,阐述了产品设计人员参与故障诊断的必要性。在假定电路中的部分节点不会发生故障的情况下 ,对次优测试点集的选择及在一定条件下如何通过节点故障判断支路故障等问题进行了详尽的讨论 ,同时对测试设备的实现问题进行了分析     

基于核的信息安全处理芯片可测性设计

从可测性设计角度讨论了信息安全处理芯片的芯片级测试控制器的设计以及相应核的可测性设计.综合结果显示,所设计的芯片级测试控制器所占用的面积代价非常小.     

基于混合总线的地面情报雷达自动测试设备设计

随着科学技术的不断发展,军事电子产品的生产和测试对自动测试技术提出了越来越高的要求。工作方式灵活、功能齐全的自动测试设备成为了军事电子产品生产和科研的必需设备。本文重点讨论了基于混合总线的自动测试设备架构设计,并叙述了关键技术的设计与实现。     

Enhanced Reduced Pin-Count Test for Full-Scan Design

This paper presents enhanced reduced pin-count test (E-RPCT) for low-cost test. E-RPCT is an extension of traditional RPCT for circuits in which a large number of digital IC pins is multiplexed for scan. The basic concept of E-RPCT is to provide access to the internal scan chains via an IEEE 1149.1 compatible boundary-scan architecture, instead of direct access via the IC pins. The boundary-scan chain performs serial/parallel conversion of test data. E-RPCT also provides I/O wrap to test non-contacted pins. The paper presents E-RPCT for full-scan design, as well as for full-scan core-based design.