基于SoPC的前端RapidIO接口设计

针对现代高性能嵌入式系统高速RapidIO信号接入的应用需求,提出一种基于可编程片上系统(SoPC)的前端RapidIO接口设计方案,以VirtexII Pro现场可编程门阵列芯片为核心,利用RapidIO IP核等库资源及硬件编程实现RapidIO接口、低压差分信号图像接口、RS422控制接口间的信息转发逻辑。该方案能够提高信息采集和输出的时效性。     

片上多核网络存取控制器的设计与实现

提出一种基于片上网络消息传输的高效多核网络存取控制器。该网络存取控制器支持收发双工模式,内置一系列可配置寄存器,采用基于消息表的数据接收方式,通过记录并自动更新不同消息的接收配置信息使数据传输更加高效。使用SMIC 0.18 μm工艺进行综合,结果表明,其工作频率可达300 MHz,规模约为20 443门。     

片上SDRAM控制器设计与集成

介绍了SDRAM控制器IP核的设计、电路的功能仿真、综合以及验证等过程，其中重点讨论了该控制器的接口设计以实现SoC的集成。性能分析表明该控制器设计合理、性能优异。结果证明了该IP在功能和时序上符合SDRAM控制器技术规范，达到了预定目标。     

面向MPI集合操作的定制化片上网络

根据计算趋近数据的原则,提出面向MPI集合操作的定制化片上网络设计方法,通过增强现有片上路由器的硬件功能实现MPI集合操作在网络层的加速。设计MPI归约操作,将其扩展至多种集合操作,并与一种针对确定性路由算法且可动态学习消息传输路径的自适应方法相结合,使集合操作可在扩展后的片上路由器上完成,加速处理过程并减少处理器核负载。此外,提出片上路由器的微体系结构设计方法,比较不同片上网络中扩展后的片上路由器布局并评估相应性能、功耗和片上面积。测试结果表明,与基于软件的最优实现相比,该方法在仅消耗有限功耗与片上面积的基础上,可使MPI归约性能提升6.4~41.7倍,广播性能提升15.3~31.2倍,全局归约性能提升5.4~9.7倍,收集性能提升1.3~1.8倍。     

面向片上网络容错偏转路由器设计与优化

随着集成电路工艺进入纳米时代,可靠性已成为片上网络设计的一个关键因素。本文设计实现了一种基于增强学习的片上网络容错偏转路由器,该路由器在发送包的同时采用增强学习的方法对路由表进行重配置以实现容错路由。为了提高性能,我们对路由器进行了流水线优化设计,采用2级流水线实现。在TSMC65nm工艺下综合结果表明,2级流水线路由器频率提升了近一倍达到750MHz,而面积开销仅增加了22%。在合成通信模式下的模拟结果表明,2级流水线容错偏转路由器的平均网络延迟优于无流水线路由器。     

面向片上网络路由器FIFO故障的实时容错设计

为满足对片上网络路由器FIFO故障的实时容忍需求,设计了一种可实时检测路由器FIFO故障并对故障容忍的方法。首先建立了路由器FIFO的功能模型及故障模型,在此基础上利用测试地址在线生成法,提出了一种针对于片上网络路由器FIFO的故障实时检测算法,并提出利用FIFO重定向机制容忍FIFO故障。实验结果表明,对测试电路参数进行合理地设置,可将测试电路对路由器性能影响降到很小范围,且在故障条件下,吞吐率和延时得到较好的改善。     

片上网络

半导体技术的飞速发展推动SoCs设计进入到片上网络时代.针对片上网络设计所面临的挑战性难题,提出了一种新的基于组件的分层设计方法.该方法遵循垂直的设计流程,为组件复用以及可靠的网内互连提供了良好的支持.其中详细讨论了片上网络从下到上各个层次设计所面临的问题,并提出了相应的解决策略.最后,简单阐述了片上网络有待研究和解决的问题.     

支持流水传输的AXI4主机转换接口设计

针对现有的AXI4主机转换接口只能工作在半双工模式且不能同时发起多次传输申请的问题,提出一种支持流水传输的AXI4主机转换接口设计方案。加入地址信息存储模块,允许转换接口在主机当前传输操作未结束时对新申请的地址信息进行存储,并于总线允许发送下一个地址数据时把存储模块中的地址信息发送到总线上,同时采用读写分离的状态机进行设计,使转换接口全双工工作且支持流水传输。仿真结果表明,当主机需要进行2次4个数据的连续读传输及1次8个数据的连续写传输时,该方案设计的转换接口比半双工转换接口节省16个时钟周期,能有效减少传输耗费时间,保证数据传输的正确性。     

面向高带宽I/O的片上网络优化

在高性能处理器中,I/O带宽需求不断增加,一方面高速接口的通道数目不断增加,另一方面接口传输速率也在逐渐提升.高性能处理器的片上网络必须能够匹配各种高速I/O的带宽需求,且必须保证DM A请求能够正确完成.然而各种高速接口协议与片上网络协议在通信机制上存在较大的差别,可能导致死锁等现象的产生.首先对匹配高性能I/O的片...     

基于片上网络多处理器QoS研究与设计

在研究片上网络服务质量的基础上,提出面向多处理器的64核片上网络结构。IP单元产生不同类型的数据包,网络提供优先级别服务,以保证高优先级数据包的低延时需要。性能统计结果表明,该模型对多处理器之间不同类型的数据包通信均满足服务质量要求。     

用于片上网络的网络接口设计

提出一种用于由双通道路由器组成的片上网络系统的网络接口。该网络接口符合AMBA总线协议,能根据IP核的通信请求,自动选取通信方式,向IP核隐藏通信细节,充分利用双通道路由器中控制包通道与数据包通道分离的特点,方便系统编程。使用SMIC0．13gm工艺综合后,该网络接151的面积仅为0．3mm^2。     

基于FPGA的RapidIO核接口芯片的设计和实现

新型嵌入式系统采用基于交叉开关的互连模式，用于系统互连的交叉开关是以RapidIO协议为核心的。RapidIO协议是一个点对点、包交换的协议。通过对RapidIO协议的研究，掌握了实现该协议的关键技术。使用Xilinx公司的FPGA(可编程门阵列)芯片实现基于RapidIO核的终端设备，并通过软件仿真和硬件实验系统对其功能进行验证。     

基于FPGA的多时钟片上网络设计

随着技术的发展和进步,基于FPGA的片上网络研究成为相关领域研究热点.大多数基于FPGA的片上网络设计都是在单一时钟下进行,整个网络的性能将会因统一时钟的限制而降低.介绍基于Xilinx公司的Virtex-4平台下的一个多时钟片上网络的设计,以及比较片上网络在单一时钟和多时钟下的性能.     

面向测试优化的片上网络映射算法

针对复杂片上系统(SoC)芯片的片上网络(NoC）映射方案未考虑测试需求的问题,提出了一种面向测试优化的NoC映射算法,兼顾了可测性的提升和映射开销的最小化。该映射方案首先依据特定的测试结构,使用划分算法进行片上系统所有IP核的测试分组,其优化目标为测试时间最短;之后,再基于分组内IP核之间的通信量,应用遗传算法实现NoC映射,其优化目标是在测试优化的基础上实现映射开销最小。通过多个ITC'02测试基准电路进行的实验结果表明:应用该方案后,测试时间平均减少12.67%;与随机任务映射相比,映射代价平均减少24.5%。     

RapidIO控制器的CRC模块设计

Rapid10控制器在添加循环冗余码(CRC)时存在电路面积大、功耗高的问题.为此,设计一种4个CRC16生成器并行执行的CRC模块.对该模块进行功耗评估,结果表明,与原结构相比,该模块能提前1个时钟周期输出校验值,逻辑门数减少10.8%,面积减少18.9%,功耗降低25.3%.     

面向星形拓扑片上网络的高性能切片路由器结构

由于具有很好的规整性,mesh成为目前最常用的片上网络拓扑结构.然而mesh有两大缺陷:饱和吞吐量随着网络规模增加而显著降低;结点间的距离由结点的位置确定,极不均衡.提出一种面向星形拓扑的25端口切片路由器结构.它包含5个切片和5个接口部件.与传统的5×5mesh结构相比,基于该路由器的星形拓扑片上网络的面积开销降低51%,单微片报文的平均延时降低约40%,饱和注入率高达0.88,而5×5mesh的饱和注入率仅为0.67.因此,该路由器具有低开销、低延时和高吞吐量等优点.     

一种定制片上网络设计探索算法的设计与实现

设计定制片上网络以满足不同特定应用需求已经成为片上网络设计的发展趋势。定制专用系统一般由各种不同类型的设备组成，将这些设备映射到传统的规则网络拓扑上可能导致较低的性能/开销比。基于精细化设计的定制片上网络成为领域专用系统架构的主流选择。然而，精细化设计也给硬件设计师带来了诸多挑战，传统的手工设计耗费大量时间。因此，探索具有精确化和敏捷化设计特征的定制网络拓扑成为定制片上网络设计的一个重要挑战。为了探索定制片上网络的最佳拓扑结构，设计了一种精确高效的探索算法；同时为了降低时间复杂度，提出了一种启发式线性规划算法HLP,以加快多个网络层之间的遍历速度。与传统的Mesh拓扑结构相比，生成的拓扑结构实现了约20%的性能提升，并将平均跳数减少了约30%。同时，该设计探索算法具有较低的时间复杂度，可以在线性时间复杂度下实现定制片上网络架构的自动生成，具有较高的可扩展性，可应用于大规模片上系统。     

片上网络

对片上网络的发展趋势进行了探讨,总结了它的技术特点,并着重分析了片上网络的体系结构。片上网络将继片上系统之后引发微电子领域的又一次革命。     

片上网络关键技术研究

半导体技术的快速发展以及芯片上系统应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、延迟以及时钟同步等问题更加复杂,出现了将通信机制与计算资源分离的片上网络.片上网络设计涉及从物理层到应用层诸多方面的问题.本文给出片上网络设计的一些关键技术:设计流程、拓扑结构、路由技术、交换技术、性能评估;并指出目前研究存在的问题和今后的研究方向.     

片上多处理器中的Cache压缩和接口压缩

提出一种简单的基于频繁值和频繁模式的压缩方法,给出结合Cache压缩技术和接口压缩技术的片上多处理器结构。全系统的模拟结果表明Cache压缩技术和接口压缩技术能提高片上多处理器中Cache的有效容量和pin的有效带宽,从而提高系统的性能。实验表明只采用Cache压缩技术平均能提高10%的性能,只采用接口压缩技术平均能提高5.5%的性能,同时采用Cache压缩技术和接口压缩技术平均能提高12%的性能。