电网电能质量远程监测系统设计

针对电能质量谐波检测时,非同步采样会引起频谱泄露和谱间干扰的问题,提出了一种基于FPGA的电网电能质量远程监测系统。本系统采用硬件锁相同步频率跟踪技术,对三相电压、电流进行同步采样,减少频谱泄露和谱间干扰,采用FPGA片上FFT IP核实现256点的谐波运算,同时利用SOPC技术嵌入Nios Ⅱ软核处理器读取有效值和谐波运算结果,通过Marvell88E1111以太网络芯片把数据传输到上位机,对数据进一步处理与显示,进而达到对电能质量参数远程监测的目的。     

基于FPGA的1024点快速傅里叶处理器设计

在对基-2FFT算法原理进行初步分析的基础上,设计了一种1 024点FFT处理器,在基于Xilinx公司的FPGA芯片的基础上,进行了控制单元、数据存储单元、选择因子生成单元和蝶形运算单元的设计.采用verilog HDL语言编程,在ISE平台上编译,利用modelsim软件进行仿真测试.测试结果表明该1 024点FFT处理器在时钟频率为100MHz情况下,处理时间为51.9μs,对于基-2处理器结构,已达到较高的运算速度.     

非参数化立体匹配算法的FPGA实现

针对无人车导航中立体视觉实时性的要求,提出了一种基于现场可编程门阵列（FPGA）的立体匹配方案及硬件结构.该方案采用非参数化的CENSUS算法进行立体匹配,克服了传统方法受亮度差异影响大的缺点,运算简单,适合硬件逻辑操作.基于FPGA的硬件系统利用合理的流水线设计提高了数据处理的并行性,可以实时地对大数据量进行处理.利用双目立体视觉硬件系统,进行了合成图对和真实图对的测试.实验结果表明,所提出的立体匹配方案和硬件结构能够以15 ms的速度完成匹配,并且具有较强的鲁棒性.     

基于FPGA的并行数字信号处理技术研究

采用传统技术进行数字信号处理受到信号干扰和时延影响,导致处理效果较差,因此提出了基于FPGA的高效FFT并行数字信号处理技术.依据FFT实现流程,设计信号存储单元.在该单元内采用RAM随机存取存储器来存储数据,使运算结果显示在实虚部.利用FPGA的FFT四进制计算方式,将运算结果所产生的旋转因子读写地址映射到二维平面上,改善信号干扰问题,为基带采样率控制提供波特率二进制数字信号.通过控制输入数字信号数量,可达到控制相位稳定寻址目的,根据寻址结果,实现对并行数字信号的处理.通过实验对比结果可知,采用FPGA的高效FFT技术能够实现并行数字信号高效处理的目的.     

基于FPGA的高性能浮点型FFT处理器设计

根据基2分解的FFT算法理论,采用了流水线与并行结合的方式,设计了一种基于FPGA芯片的FFT计算模块.该模块由地址控制单元和存储单元配合蝶形运算单元,实现了计算长度为1 024点、数据类型为32位浮点型的FFT计算.测试结果表明,该模块在CycloneIII芯片中耗用3 928个LE和123kb的存储器资源,稳定工作频率可达110 MHz,完成1 024点FFT变换时间为95.66μs,具有良好的运算性能.     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

基于FPGA的变压器介质损耗的在线监测系统

设计了一种新型高精度的数字变压器套管末屏介质损耗在线监测系统.通过利用FPGA(现场可编程门阵列)作为主控芯片,同时实现系统测频、相位差校定等功能,可以有效消除由于硬件电路元件参数不一致及元件零点漂移等原因引起的相位测量误差,同时考虑到电源频率波动、电网谐波影响等原因引起的频谱泄漏和栅栏效应带来的误差,采用加窗FFT算法对介质损耗角进行软件计算.通过软硬件方法结合可以大大提高系统的测量精度,同时可以充分利用FPGA的并行处理能力实现多任务及内部IP核来极大的简化系统硬件结构设计.经过实验室和现场测试结果表明,该系统具有较高的测量精度.     

混合二进制偏移载波调制信号快捕算法设计

针对Galileo卫星导航系统的MBOC伪码扩频信号研究基于FPGA的硬件捕获算法设计问题,算法以FFT并行频域捕获为基础,并且采用了平均采样的抽取思想。先利用Matlab进行仿真验证,然后在FPGA实现了该算法,证明了算法的有效性。     

应用于FPGA测试的导航映射方法

针对目前FPGA厂商的EDA工具不对用户提供专用芯片测试功能,提出一种可应用于FPGA测试的导航映射方法．通过导航映射对FPGA底层硬件进行完全可控操作,精确控制FPGA逻辑资源的使用,可以对FPGA逻辑资源进行有针对性的测试,有效提高FPGA的测试覆盖率,同时在用户约束文件的指导下可以绕开FPGA硬件缺陷进行编程,实现有效的FPGA软件容错功能．本文采用128个测试配置对FPGA进行了验证,结果表明,利用导航映射方法可以得到良好的测试覆盖率．     

一种采用FFT前合并接收的OFDM系统

提出了一种OFDM接收机进行FFT解调前对各天线接收信号合并的方法，并给出了在无线瑞利衰落信道中的系统误码率性能的分析和仿真结果，与单天线接收oFDM系统相比，系统能获得相当的分集增益，而且在增加天线数目的同时还能保持接收机进行FFT运算次数不变，从而等效地降低了接收机硬件实现的复杂度。     

基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

一种IEEE802.11n流水线FFT/IFFT的实现

为了解决无线通信系统结构复杂、硬件占用大的问题,设计了一种优化的流水线型FFT/IFFT处理器。该FFT处理器专为IEEE802.11n协议中SISO-OFDM系统设计,根据SISO-OFDM需完成64点、128点快速傅里叶变换(FFT)的特点,FFT处理器选择基2、基4混合算法,单路延迟反馈结构。硬件实现中,采用优化的蝶形运算单元,精简了旋转因子的存储,并设计了动态存取的输出寄存器等,输入输出位宽为10 bit时,在UMC 0.11μm CMOS工艺下将硬件描述优化成逻辑门阵列,面积约为0.3 mm2。与传统的存储器结构FFT相比,大大减少了硬件开销和芯片面积及电路功耗。     

基于DSP的电网谐波分析仪的设计

基于FFT谱分析的电网谐波分析仪设计原理,设计以DSP为核心的系统硬件、以FFT算法为主的系统软件.对DSP(TMS320LF2407)实现FFT算法中出现运算中的溢出、抗泄漏效应和抗混叠效应等现象进行分析,并提出解决方法.实验运行表明,系统对谐波电参数的测量与分析是可行的,可满足精度和实时性要求.     

SSCA算法改进及实现

SSCA(strip spectral correlation algorithm)算法是一种循环谱时域平滑算法.为了解决该算法运算量大,不能实时计算的矛盾,本文提出利用改进的滑动FFT算法和一位相关算法代替SSCA算法中滑动FFT和相关算法.给出了改进算法的数字实现方法和步骤,并用软件和硬件平台进行验证.仿真和试验结果表明:文中提出的数字实现算法能对信号的循环谱进行实时分析,能节约大量运算时间和存贮空间.基本解决了循环谱算法不能工程应用的问题.     

连续滑动窗的递推-Pruning-FFT算法

在信号谱线分析中,经常用到滑动窗的FFT计算,由于传统的FFT在N值较大和滑动步距较小时,计算量较大,在"实时"通信系统中难以实现,本文提出一种连续滑动窗的递推 PruningFFT算法,该算法充分利用了前窗的计算结果并将输入序列转换为一个输入端仅有少数非零点的特殊序列,不仅降低了计算量,而且提高了使用的灵活性和实时性。     

与FFT并行算法相适应的体系结构探讨

介绍了并行FFT算法,讨论其在网格和超立方体并行体系结构上的实现方法,并作了多个方面的比较,为高效实现并行FFT选择一种合适的体系结构。经研究表明,并行FFT算法的最佳体系结构为超立方体。     

ASIC Design of Floating-Point FFT Processor

An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields. Several novel design techniques for floating-point adder and multiplier are introduced in detail to enhance the speed of the system. At the same time, the power consumption is decreased. The hardware area is effectively reduced as an improved butterfly processor is developed. There is a substantial increase in the performance of the design since a pipelined architecture is adopted, and very large scale integrated (VLSI) is easy to realize due to the regularity. A result of validation using field programmable gate array (FPGA) is shown at the end. When the system clock is set to 50 MHz, 204.8 μs is needed to complete the operation of FFT computation.     

基于DSP的光伏监测器的设计

通过对光伏发电监控系统所用到的监测设备进行研究,开发出一套监测器系统。整个系统包括对硬件系统的设计和软件系统的实现,尤其重点对硬件系统中的信号的采集、调理电路和软件系统中的FFT算法进行了分析说明。通过对系统进行仿真和调试,结果表明该设计方案是完全满足设计要求。     

用于星间通信的高灵敏度快捕算法

为实现微小卫星快速协同工作,满足星间通信链路对扩频信号捕获算法提出的高灵敏度与快速捕获的要求,对常用捕获算法的原理进行分析,针对传统信号捕获方法存在的捕获灵敏度低、捕获时间长、信噪比要求高等缺陷,提出一种适用于星间链路的FFT快速捕获算法,该算法在传统FFT码相位捕获法的基础上通过多路并行架构、特殊同步序列、降速率抽取、非相干累加等优化策略对传统算法的捕获灵敏度及捕获速度进行改善。基于对改进算法的可行性进行检验,首先通过理论公式推导了算法的极限灵敏度、抗干扰能力与理论捕获时间,其次,在MATLAB软件中设置典型任务环境对算法的各项性能进行仿真,最终通过搭建硬件测试平台对算法进行性能实测。仿真及硬件测试表明:该算法相对于传统捕获算法性能有明显提升,改进算法的极限捕获灵敏度可达-130 dBm,捕获时间小于100 ms,符合卫星通信环境设计需求,并已在自主研制的天平二号卫星的星间通信机中验证了其可行性;改进算法还可通过调节算法的并行路数、非相干累加次数等算法要素兼容不同应用环境需要。