高速PCB设计中的过孔研究

高速PCB已经成为数字系统设计中的主流设计,而过孔设计又是其中一个重要因素。文中分析讨论了高速PCB设计中的过孔问题,提出了过孔设计的几个原则,并给出了一些相应的仿真结果。     

高速PCB过孔设计

高速PCB已经成为数字系统设计中的主流设计,而过孔设计又是其中一个重要因素。本文分析讨论了高速PCB设计中的过孔问题,提出了过孔设计的几个原则,并给出了一些相应的仿真结果。     

高速PCB的可靠性设计

高速PCB已经成为数字系统设计中的主流设计。分析讨论了高速PCB的可靠性设计问题,阐述了电源布线和过孔设计在高速PCB设计中的重要性,提出了具体的解决办法。     

高速PCB的可靠性设计

高速PCB已经成为数字系统设计中的主流设计.本文分析讨论了高速PCB的可靠性设计问题,阐述了电源布线和过孔设计在高速PCB设计中的重要性,提出了具体的解决办法.     

高速PCB过孔设计研究进展

传输线连续性问题已成为当今高速数字电路设计的重点,尤其是多层PCB中大量使用的过孔结构。随频率的增加和上升时间的缩短,过孔阻抗不连续以及寄生电容、电感会引起信号反射和衰减,并进一步导致信号完整性（SI）问题。综述了高速电路中单端和差分过孔的孔径、孔长度等设计参数对阻抗连续性和S参数的影响,并介绍了三种提高过孔信号传输质量的方法,包括避免多余短柱、非穿导技术以及为过孔信号提供返回路径。本文能够为高速数字电路设计者进行过孔信号完整性判定提供参考。     

过孔阻抗控制及其对信号完整性的影响

传输线的连续性问题是高速数字电路设计的重点,尤其是高速多层PCB中的过孔结构。随频率的增加和上升时间的缩短,过孔阻抗不连续、寄生电容和电感会引起信号反射和衰减,并导致信号完整性问题。本研究采用矢量网络分析仪研究了单端微带线上过孔孔径、焊盘、反焊盘大小对阻抗连续性的影响,并通过为过孔信号提供返回路径,提高了过孔阻抗连续性与信号完整性。     

高速混合PCB 过孔设计

讨论了一种新型的PCB 设计技术,微波板（PTFE）和低频板（FR4）混压构成PCB 多层板,这种高度集成实现了系统的小型化、轻型化。在微波低频混合PCB 多层板设计中,过孔的设计成为影响高速PCB 板信号完整性的一大关键性因素,文中对混合PCB 多层板设计中所存在的过孔EMI 问题进行了系统的设计分析,当信号在混合PCB 多层板层间传输时,实现宽带、低插损、低驻波。     

高速系统PCB设计中的几个关键问题

随着微电子技术的飞速发展，高速大规模集成电路的广泛应用，高速系统的设计也越来越受到重视，高速系统与低速系统的PCB设计有很大不同。本文从实际设计的角度介绍了高速系统中电源、接地、时钟电路、过孔等的设计和需要注意的问题。     

高速PCB单端过孔研究

在高速数字电路设计中,过孔的寄生电容、电感的影响不能忽略,过孔在传输路径上表现为阻抗不连续的断点,会产生信号的反射、延时、衰减等信号完整性问题。文章采用矢量网络分析仪研究了过孔长度、过孔孔径、焊盘/反焊盘直径对过孔阻抗的影响。通过在信号孔旁增加接地孔,为过孔电流提供回路方法,提高过孔阻抗的连续性,并有效降低过孔损耗。此外,文章还探讨了过孔多余短柱对过孔阻抗及损耗的影响。本研究可为高速数字电路过孔设计和优化提供依据。     

高速信号过孔对信号影响因素研究

影响信号完整性的因素有很多,其中过孔结构对信号影响越来越明显,如何进行有效的过孔设计从而使过孔阻抗与激励源阻抗配从而达到信号完整性已经成为当今PCB设计业界中的一个热门课题。文章通过Ansys公司的HFSS仿真软件,利用仿真方法分析不同信号过孔结构对高速信号的影响,并对过孔残桩长度（stub）,反焊盘,焊盘的不同大小对信号差损影响程度做了进一步研究。     

TFT-LCD过孔接触电阻研究

研究了过孔接触电阻变化规律,并进行机理分析,为优化薄膜晶体管的过孔设计提供依据。首先,运用开尔文四线检测法对不同大小、形状、数量的钼/铝/钼结构的栅极和源/漏层金属与氧化铟锡连接过孔的接触电阻进行测试。然后,通过扫描电子显微镜、能量色散X射线光谱仪和聚焦离子束显微镜对过孔内部形貌进行表征。最后,对过孔接触电阻变化规律进行机理分析。实验结果表明:过孔面积越大,接触电阻越小;过孔面积相同时,长方形过孔的接触电阻小于正方形过孔的接触电阻,多小孔的接触电阻小于单大孔的接触电阻,栅极金属与氧化铟锡的过孔接触电阻小于源/漏层金属与氧化铟锡的过孔接触电阻。为了降低钼/铝/钼与氧化铟锡连接过孔的接触电阻,过孔面积尽可能最大化,采用长方形过孔优于正方形过孔,多小过孔优于单大孔设计,同时优化过孔刻蚀工艺,减少过孔内顶层钼的损失。     

PCB塞孔问题探讨

PCB板面小孔塞孔是当今流行的PCB设计方法,其目的是确保制作完成的PCB能顺利完成在OEM制造工厂的制造与功能测试流程,本文通过对PCB塞孔后出现的比较重大的品质问题以及解决方案来阐述如何在PCB制作工厂进行有效的小孔塞孔品质控制.     

过孔的不同干法刻蚀工艺对TFT-LCD性能的影响研究

为了改善过孔的干法刻蚀中刻蚀率的不同导致SD线和P-Si接触面积不一致的问题,同时解决ELA工艺导致PSi表面突起而造成SD与P-Si点状接触的问题,探究了过孔的不同干法刻蚀工艺对TFT-LCD性能的影响,从中找出最佳的过孔干法刻蚀工艺。利用京东方产线设备制备了两种不同的LTPS阵列样品,样品一的过孔工艺采用传统的底部接触方式,样品二采用新的侧面接触方式,样品一和样品二其余的工艺过程一致。实验结果表明:多点的U-I曲线由发散变为集聚,电子迁移率有所提高;SEM数据表明采用侧面接触方式能够完全将P-Si刻穿。采用侧面接触方式能够明显的解决干法刻蚀中刻蚀率的不同导致SD线和P-Si接触面积不一致的问题,同时避免了ELA工艺导致P-Si表面突起而造成SD与P-Si点状接触的问题,电学性能有所改善,同时减少了工艺时间,提高了产能。     

ULSI中铜互连线通孔电热性能的数值模拟

利用三维有限元模型对Cu互连线通孔进行了电流密度、温度和温度梯度的分布进行了模拟,比较了具有不同阻挡层材料的通孔内的电流密度、温度和温度梯度的分布.对于同一阻挡层材料,进行了不同通孔倾斜角的模拟.模拟结果指出,通过优化通孔倾斜角和优选阻挡层材料可有效地改善通孔内的电流密度和温度的分布,提高ULSI通孔互连的可靠性,这对通孔的设计提供了有益的参考.     

微波单片电路中通孔的建模

分析了理论公式在计算截圆锥通孔电感中的局限性.设计了频率在20 GHz以下GaAs基微波单片电路中通孔的专门测试结构并建立了其对应的等效电路,用去嵌入寄生参数的方法和安捷伦公司标准的IC-CAP建模系统提取了通孔的模型参数.发现对截圆锥结构的通孔,用公式计算出来的通孔的电感值比实验的结果大36%.设计了一个14-18 GHz、增益大于17 dB、输出功率为1W的GaAs基微波单片电路,验证了模型的准确性.     

钝化层沉积工艺对过孔尺寸减小的研究

为了适应TFT-LCD小型化与窄边框化以及在面板布线精细化的趋势,提高工艺设计富裕量以及增加面板的实际利用率,研究了通过改变钝化层(PVX)的沉积工艺来减小液晶面板阵列工艺中连接像素电极与漏极的过孔(VIA)尺寸的方案,通过设计实验考察了影响过孔大小的钝化层的主要影响因素(黑点、倒角、顶层钝化层沉积厚度,顶层钝化层沉积压力),得出了在不改变原有刻蚀方式基础之上使过孔的尺寸降低20%～30%的优化方案,并对其进行了电学性能评价(Ion:开态电流、Ioff:关态电流、Vth:阈值电压、Mobility:迁移率),从而获得了较佳的减小过孔尺寸的方案,提高了产品品质。     

Resonance stub effect in a transition from a through via hole to a stripline in multilayer PCBs

We present results of study of the resonance stub effect occurring in a transition from a through via hole to a stripline in a multilayer printed circuit board (PCB). This effect for via structures including ground vias is estimated by numerical simulations and measurements in the frequency band up to 20 GHz. Ways to alleviate problems in the design of interconnections embedded in multilayer PCBs due to the resonance stub effect and possible applications of the effect in microwave filtering are traced.     

下一代电子电路板用CuSO_4填充镀技术

概述了下一代电子电路板填充用的CuSO4电镀技术。（1）盲导通孔填充,（2）贯通孔填充,（3）半导体用的凸块和（4）TSV填充。     

Holey Carbon Nanotubes from Controlled Air Oxidation

Defects in various nanomaterials are often desirable to enable enhanced functional group attachments and attain properties that are not available with their intact counterparts. A new paradigm in the defective low‐dimensional carbon nanomaterials is to create holes on the graphitic surfaces via partial etching. For example, holey graphene, graphene sheets with through‐thickness holes, is synthesized using several different partial etching approaches and found useful for various applications such as field‐effect transistors, sensors, energy storage devices, and separation membranes. In these applications, the presence of holes leads to unique advantages, such as bandgap widening, chemical functionalization of hole edges, and improved accessible surface area. Here, a facile and scalable method to prepare holey carbon nanotubes via controlled air oxidation is presented. Although no additional catalyst is added, the residual iron nanocatalysts encapsulated in the nanotube cavity from nanotube manufacturing significantly contributed to the hole generation through the nanotube walls. The holey carbon nanotube products exhibit enhanced surface area, pore volume, and oxygen‐containing functional groups, which lead to their much enhanced electrochemical capacitive properties (increased over 100% in capacitance). Synthesis and characterization details of this novel class of holey carbon nanomaterials are presented, and their potential applications are discussed.     

S-parameters characterization of through, blind, and buried via holes

A method for de-embedding the scattering parameters matrix for single-end or differential through, buried, and blind via holes in multilayer printed circuit boards for high-speed digital applications is presented. The proposed technique starts from a measurement or simulation of the structure containing the discontinuity and, after the structure's partitioning, extracts the scattering parameters of the required discontinuity. The procedure is applied to different kinds of single-ended and differential via holes and is validated by measurements. The finite integration technique is used to perform the needed three-dimensional electromagnetic simulations. Due to its reduced CPU time, the proposed methodology is suitable for a parametric analysis on the electrical performance of the via hole discontinuities and it gives useful results for the extraction of accurate computer-aided design models.