基于硬件仿真加速器的AFDX端系统测试方法研究

本文通过将AFDX端系统SoC设计加载到硬件仿真加速器上运行,在HDL侧以真正的硬件电路运行来替代用仿真工具软件运行SoC设计的方式,可以大大提高测试向量的仿真速度,并且可以将主要模块信号波形上传到在HVL侧主机上,增强了测试的可观测性,可以快速的定位出错误的信号,提高了验证效率,对机载SoC设计的功能验证提供了参考。     

基于AFDX总线的端系统测试技术

AFDX总线技术是目前航空机载设备交换式网络的代表,也是近年来大型飞机航空机载设备首选的总线通信网络。为了实现某设备AFDX总线主要功能和性能检测,简要介绍了AFDX总线技术的基本原理与通信特点,通过使用VC＋＋6.0软件技术在工控机上集成了AFDX端系统测试功能,并给出了该技术在AFDX端系统上的测试结果。     

基于硬件仿真的软件调试方法

正现今,超过90%的系统芯片(So C)设计包含一个或多个嵌入式处理器,这些嵌入式处理器在流片前就必须在实际的应用环境下进行测试。充分验证So C的功能的实现需包含某种程度的嵌入式软件。这正是事情变得复杂的原因。按照计算机协会(ACM)的规定,每8至12行新软件源代码中通常会出现一个错误。调试完毕后,源码错误率下降至每100行仅出现1至5处错误。值得注意的是,用于验证的任何有意义的软件都应     

基于FPGA的卷积神经网络硬件加速器设计空间探索研究

为了解决基于FPGA的卷积神经网络硬件加速器资源分配的问题,提出一种基于细粒度流水线架构的设计空间探索方法.为了提高吞吐率,该方法主要使用了三种技术:1)通过对DSP进行多阶段分配,实现各级流水线平衡;2)利用可调节的中间值缓存,协调BRAM和DDR带宽资源;3)利用深度可分解卷积替换部分卷积层,减少网络整体计算量.为了验证提出的设计空间探索方法,在ZC-706FPGA上实现了YOLO2-tiny网络,结果表明与同类设计相比,本设计的吞吐率与能效比高,整体延时低.     

基于统计分析的SoC定点硬件加速器字长设计

在由通用RISC处理器核和附加定点硬件加速器构成的定点SoC(System-on-Chip)芯片体系架构基础上,提出了一种新颖的基于统计分析的定点硬件加速器字长设计方法。该方法利用统计参数在数学层面上求解计算出满足不同信噪比要求下的最小字长,能有效地降低芯片面积、功耗和制作成本,从而在没有DSP协处理器的低成本RISC处理器核SoC芯片上运行高计算复杂度应用。     

H.264运动估计硬件加速器的设计

通过分析典型的运动估计算法,对H.264运动估计算法进行优化,提出两种适用于硬件实现的运动估计算法,对比全搜索(FS),在PSNR减小0.45 dB和0.67 dB的情况下,分别减少了约50%和68.7%的计算量。同时按照速度优先或资源优先的原则,分别设计出相应的硬件结构,分析对比硬件资源的消耗、数据带宽和处理速度,并设计出硬件加速器。最后在Xilinx Virtex-II PRO开发板上完成对H.264运动估计硬件加速器的验证,经验证该加速器能够正确完成运动估计数据处理功能。     

H.264解码器中CABAC硬件加速器的实现

在H.264解码器中,为了能够完成高清码流的实时解码任务,本文提出了一种CABAC硬件加速器的设计方案。通过采用高效率的状态机和流水线结构,该方案可在每1～3个时钟周期内完成1bit数据的解码。本设计在中芯国际0.18μm CMOS工艺标准单元库的基础上进行综合,硬件加速器面积为0.38mm2,工作时钟频率可达166MHz。     

Java软件解决方案是怎样胜过硬件加速器的？

Java编程语言有一大优点和一大缺点。优点是“编写一次，随处运行”；缺点是在性能方面，使Java程序可移植的机制同时也使它难以执行。     

基于EDA的计算机硬件教学仿真设计

在计算机硬件教学中,硬件设备的不足和教学手段方法单一等问题给我们的教学工作带来极大的困难,教学效果也不是很理想。利用电子设计自动化工具,结合多门课程的教学内容,构成计算机硬件的教学仿真平台进行课程教学能够提高教学效果。本文主要阐述仿真平台在现代教学中的应用。     

一款视频解码芯片的硬件仿真加速

随着IC制造水平的提升和设计规模的增大,验证成为了IC设计的主要瓶颈之一.硬件加速器强大的仿真速度和查错能力使之成为大规模设计验证的优秀解决方案之一.根据视频解码芯片的需要,结合硬件加速器的特性,对视频解码芯片使用硬件加速器进行硬件仿真加速,取得高于40倍的加速效果.     

ASIC设计中一种基于硬件的实时仿真系统

介绍了一种基于硬件的实时仿真系统的设计与实现,它用于带有内嵌ＣＰＵ的专用集成电路的仿真与验证。与软件仿真相比,它具有实时性强、可靠性高等优点。使用硬件实时仿真系统,一方面可以验证目标芯片设计的正确性与可靠性,并确定目标芯片中的一些重要参数;另一方面也为目标芯片中内嵌ＣＰＵ的软件设计构建硬件平台。该设计已应用于智能电话要机控制芯片,并有较强的可移植性。     

利用硬件加速器提高处理器的性能

处理器内部集成的硬件加速器可以实现三种广泛使用的信号处理操作:FIR(有限冲激响应)、IIR(无限冲激响应)和FFT(快速傅里叶变换).硬件加速器减轻了核处理器的负担,能潜在的提升处理器的计算吞吐率超过两倍.本文以下一代音频系统为例,说明硬件加速器在这方面的应用.     

在FPGA硬件上进行传感器仿真

传感器仿真是将真实的传感器信号提供至受测装置（DUT）的输入端口，并评估装置的某一部分在一个广泛的作业范围内如何反应。 模拟传感器的最大优点是能突破特定环境的操作限制，并可测试会导致破坏或具危险性的错误状况，使您的测试能以较低的危险性涵盖更大的范围。     

基于嵌入式设备应用的CNN加速器的设计研究

本文基于高层次综合工具设计了卷积加速电路,并根据加速电路的特性提出了卷积分解的优化方法,实现了一个适用于各种网络结构的高性能的卷积神经网络加速器。最后,本文选取Xilinx公司的PYNQ-Z2开发板对设计好的CNN加速器进行性能检测。测试结果表明,本文设计的CNN加速器在运行手写数字识别网络时的计算速度能够达到37.63FPS,相对于Pynq-Z2开发板上的嵌入式ARM处理器实现了42.1倍的加速效果。在计算精度上,硬件与软件的计算精度基本保持一致,都达到了98%以上的识别准确率。加速器运行手写数字识别网络时的平均功耗约为1.825W,功耗效率为20.62frames/J,完全满足低功耗设计要求。     

基于虚拟仪器技术的运行环境仿真系统的开发研究

本文主要关注于运行环境仿真系统的开发研究．介绍了基于案例的动态仿真模型库和基于虚拟仪器技术的硬件在环测试系统的开发方法。最后给出了一个洗衣机主控板测试系统的具体例子。[编者按]     

面向硬件仿真的SystemVerilog断言检查电路生成研究

提出了一种针对SystemVerilog断言的断言检查电路综合方法。综合而成的断言检查电路可以被用于硬件仿真中。方法基于移位寄存器链保存电路信号的历史数据,并利用断言电路间寄存器共用减少硬件资源使用。实验结果表明,与已有的断言综合方法比较,本方法具有有效性。     

基于RISC-V的神经网络加速器硬件实现

针对第五代开放精简指令集（RISC-V）的人工智能（AI）处理器较少、先进的精简指令微处理器（ARM）架构供应链不稳定、自主可控性弱的问题,设计了以RISC-V处理器为核心的神经网络推理加速器系统级芯片（So C）架构。采用开源项目搭建So C架构;基于可变张量加速器（VTA）架构,完成深度神经网络加速器指令集设计;通过高级可扩展接口（AXI）连接处理器与VTA,并采用共享内存的方式进行数据传输;基于深度学习编译栈实现卷积运算和神经网络部署。试验结果表明,所设计的架构可灵活实现多种主流的深度神经网络推理任务,乘法累加单元（MAC）数目可以达到1 024,量化长度为有符号8位整数（INT8）,编译栈支持主流神经网络编译,实现了修正后的ZFNet和ResNet20神经网络图像分类演示,在现场可编程逻辑门阵列（FPGA）电路上整体准确率分别达到78.95%和84.81%。     

利用MEX实现对硬件的实时处理和仿真

介绍MATLAB中MEX的原理结构和基于MEX完成MATLAB对硬件的操作控制，实现数据实时或准实时处理的方法。该方法的使用，使我们可以利用MATLAB实现对系统的半实物仿真，验证总体方案，优化信号处理算法，加快系统开发进程。     

基于MobileNet-SSD目标检测算法的硬件加速器设计

人工智能的迅速发展使得现代卷积神经网络在图像识别和分类任务上取得了巨大成功.然而,复杂神经网络模型不断向更深层的网络结构发展,在面积、功耗受限的移动设备上部署时无法保持高性能和高精度.针对该问题,面向可编程阵列芯片(FPGA)平台提出了一种基于软硬件协同方法的MobileNet-SSD目标检测硬件加速器设计.首先采用剪...     

基于TEAMS的电子系统测试性仿真技术与应用研究

首先对测试性仿真技术进行了简单的介绍,然后详细地阐述了基于测试性工程和维护系统(TEAMS)的测试性建模仿真方法,最后举例验证了该方法的可行性和有效性。实例证明,基于TEAMS的测试性仿真技术不仅建模简单、便捷,而且可以在电子系统的设计早期定量地给出其测试性评价结果;同时还可以发现产品测试性设计上的薄弱环节,为产品的设计改进提供建议。