基于多值模相关性的电流型CMOS电路设计

本文根据模相关性的性质，指出多值模代数系统中模无关。方程组有唯一解，矩阵可逆，函数的规范展开，模运算的完备性之间互为等价关系，并指导了四值单变量查函数的电流型ＣＭＯＳ电路设计，它比传统的成本法优越。     

基于控阈技术的四值电流型CMOS电路设计

以开关信号理论为指导,对电流型CMOS电路中如何实现阈值控制进行了研究.建立了实现阈值控制电路的电流传输开关运算.在此基础上,设计了具有阈值控制功能的电流型CMOS四值比较器、全加器及锁存器等电路.通过对开关单元实施阈值控制后,所设计的电路在结构上得到了非常明显的简化,在性能上也获得了优化.PSPICE模拟验证了所提出的电路具有正确的逻辑功能并且较之以往设计具有更好的瞬态特性和更低的功耗.     

基于控阈技术的四值电流型CMOS电路设计

以开关信号理论为指导,对电流型CMOS电路中如何实现阈值控制进行了研究.建立了实现阈值控制电路的电流传输开关运算.在此基础上,设计了具有阈值控制功能的电流型CMOS四值比较器、全加器及锁存器等电路.通过对开关单元实施阈值控制后,所设计的电路在结构上得到了非常明显的简化,在性能上也获得了优化.PSPICE模拟验证了所提出的电路具有正确的逻辑功能并且较之以往设计具有更好的瞬态特性和更低的功耗.     

基于传输开关理论的电流型多值CMOS电路设计

本文以开关信号理论为指导，对电流型CMOS电路中开关变量和信号变量的相互作用进行了分析，并引入了适用于CMOS电路的电流开关理论。基于电流传输开关理论，对几类重要的三值CMOS电路进行了设计，结果表明，应用该理论能获得简单的电路设计。从而进一步完善了开关级逻辑电路设计的研究。     

基于开关信号理论的三值电流型CMOS电路设计

本文应用开关信号理论对电流型CMOS电路中MOS传输开关管与电流信号之间的相互作用进行了分析,并提出了适用于电流型CMOS电路的传输电流开关理论。应用该理论设计的三值全加器等电路具有简单的电路结构和正确的逻辑功能,从而证明了该理论在指导电流型CMOS电路在开关级逻辑设计中的有效性。     

基于开关信号理论的电流型CMOS多值施密特电路设计

以开关信号理论为指导,建立了描述电流型CMOS多值施密特电路中阈值控制电路的电流传输开关运算.在此基础上,提出了新的电流型CMOS三值和四值施密特触发器设计.所设计的电路可提供多值电流和电压输出信号,回差电流的大小只需通过改变MOS管的尺寸比来调节.所提出的电路较之以往设计具有结构简单,回差值调整容易以及可在较低电压下工作等特点.采用TSMC 0.25 μ m CMOS工艺参数和1.5V电压的HSPICE模拟结果验证了所提出设计方案的有效性和电路所具有的理想回差特性.     

基于控阈技术的电流型CMOS多值ADC电路设计

本文利用传输电流开关理论对多值A／D转换器进行了理论分析，设计了基于数字电路设计理论中控阈技术的电流型CMOS多值A／D转换器电路，计算机模拟表明该电路设计具有正确的逻辑功能。利用该设计方法可避免模拟信号的复杂处理，显著地简化了电路结构，提高了A／D转换的信息密度。     

一种新型的高性能CMOS电流比较器电路

分析了目前几种高性能连续时间 CMOS电流比较器的优缺点 ,提出了一种新型 CMOS电流比较器电路 .它包含一组具有负反馈电阻的 CMOS互补放大器、两组电阻负载放大器和两组 CMOS反相器 .由于 CMOS互补放大器的负反馈电阻降低了它的输入、输出阻抗 ,从而使电压的变化幅度减小 ,所以该电流比较器具有较短的瞬态响应时间和较快的速度 .电阻负载放大器的使用减小了电路的功耗 .利用 1.2 μm CMOS工艺 HSPICE模型参数对该电流比较器的性能进行了模拟 ,结果表明该电路的瞬态响应时间达到目前最快的 CMOS电流比较器的水平 ,而功耗则低于这些比较器 ,具有最大的速     

一种新型的高性能CMOS电流比较器电路

分析了目前几种高性能连续时间CMOS电流比较器的优缺点,提出了一种新型CMOS电流比较器电路．它包含一组具有负反馈电阻的CMOS互补放大器、两组电阻负载放大器和两组CMOS反相器．由于CMOS互补放大器的负反馈电阻降低了它的输入、输出阻抗,从而使电压的变化幅度减小,所以该电流比较器具有较短的瞬态响应时间和较快的速度．电阻负载放大器的使用减小了电路的功耗．利用1.2μm CMOS工艺HSPICE模型参数对该电流比较器的性能进行了模拟,结果表明该电路的瞬态响应时间达到目前最快的CMOS电流比较器的水平,而功耗则低于这些比较器,具有最大的速度/功耗比．此外,该CMOS电流比较器结构简单,性能受工艺偏差的影响小,适合应用于高速/低功耗电流型集成电路中．     

基于并联开关的低电压低功耗电流型CMOS电路设计

该文提出了一种电流型CMOS电路的并联开关结构,使得电流型CMOS电路能在较低的电源电压下工作,因而可以实现电路的低功耗设计,同时在相同的电源电压下,采用并联开关结构的电路比相应的串联开关电路具有更快的速度,PSPICE模拟证明了采用并联开关结构设计的电路能在较低的电源电压下工作,并具有较小的电路延时。     

一种高速低功耗MOS电流模逻辑加法器的设计

对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器.基于SMIC 0.13 μm CMOS工艺平台,对设计的加法器进行仿真.结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速低功耗逻辑运算单元.     

A/D转换器中的CMOS自稳零电压比较器的设计

本文介绍了一种CMOS自稳零电压比较器的设计。该比较器具有高精度,高灵敏度和较快的速度,其工艺条件及参数与数字电路兼容。文章通过电路设计特点说明其工作原理。对其中的差值电路的设计,特别是放大器的设计,作了具体分析。该比较器完全满足了CM0808八位A/D转换器的要求。     

一种新型的CMOS电流转换电路的设计

提出了一种新型的ＣＭＯＳ电流转换电路的设计方法。该电路功耗小，并且具有良好的电压和电流转换特性，其改进电路具有良好的静态电流控制特性，对工艺参数依赖性较低，适用于以电流模式工艺的烽模混合电路。     

Logic Synthesis with High Speed CMOS Circuit Techniques

Systems for automated logic synthesis with the True Single Phase Clocking circuit technique (TSPC) and a modified form of the Clock and Data Precharged Dynamic (CDPD) circuit technique, are presented. The CDPD system synthesizes high speed one clock cycle modules of unate Boolean functions in short design time. A novel true single phase clocking (TSPC) flip-flop suitable for CDPD synthesis simplifies interfacing with standard edge triggered clocking schemes. Also, a TSPC cell library for automatic logic synthesis with the TSPC circuit technique is presented. The library is targeted for high performance DSP applications. Fabricated test circuits synthesized by both the CDPD and TSPC synthesis systems in a 0.8m standard CMOS process are described and their performance is verified. Clock frequencies up to 700MHz were measured.     

可编程模糊逻辑控制器芯片的设技

本文提出了一种由模拟电路实现的通用可编程模糊逻辑控制器（ＰＦＬＣ）,针对两输入变量、一输出变量的控制对象,允许有８１条控制规则,该控制器是由电流型ＣＭＯＳ多值器件构成,采用２μｍ标准ＣＭＯＳ工艺制造ＰＦＬＣ有方便的输入／输出接口和修改规则,其模糊推进过程是并行的,每时钟周期完成一次,最高时钟频率可达１ＭＨｚ。     

对称三进制逻辑CMOS电路的试制

根据有关对称三进制逻辑的资料,结合CMOS电路生产工艺特点,设计并试制了对称三值逻辑CMOS系列电路。其中包括倒相器与非门、或非门、变形反相器和T门共五种基本电路。本文叙述了设计方案,生产工艺及结果讨论。     

Circuit Design of a High Speed and Low Power CMOS Continuous-time Current Comparator

Current comparator is a fundamental component of current-mode analog integrated circuits. A novel high-performance continuous-time CMOS current comparator is proposed in this paper, which comprises one CMOS complementary amplifier, two resistive-load amplifiers and two CMOS inverters. A MOS resistor is used as the CMOS complementary amplifier's negative feedback. Because the voltage swings of the CMOS complementary amplifier are reduced by low input and output resistances, the delay time of the current comparator is shortened. Its power consumption can be reduced rapidly with the increase of input current. Simulation results based on 1.2 m CMOS process model show the speed of the novel current comparator is comparable with those of the existing fastest CMOS current comparators, and its power consumption is the lowest, so it has the smallest power-delay product. Furthermore, the new current comparator occupies small area and is process-robust, so it is very suitable to high-speed and low-power applications.     

基于CMOS工艺的AES高速接口电路设计

为提高AES加密电路的数据吞吐量,采用0．6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流,经过串并转换后,输出128路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积,降低了研究成本。