一种快速捕获短时突发直扩序列的方法

提出了一种快速捕获直接扩频序列的方法,采用中频积累和视频积累相结合、等待式伪码级联相关计算的技术,较好地解决了短时突发伪随机码的快速捕获问题。     

一种短时信号精测频方法

脉冲信号的时宽限制了采样点的个数，使得短时信号的频率测量精度无法提高。提出了一种短时信号精测频方法，该方法能显著提高测频精度，从而给雷达信号的分选、识别及特定发射机识别（SEI）提供了很好的稳定度。     

一种短时突发PSK信号的自适应解调方法

短时突发相移键控（PSK）通信具有隐蔽性好、信道利用率高的特点,得到广泛应用。将已调信号非线性放大、限幅处理,使其幅度稳定在一定范围,基于锁相原理得到与已调信号同步的本地载波,是PSK信号解调相干载波恢复的常用方法。然而接收信号的非线性处理,会使PSK信号信噪比急剧下降,影响载波相位跟踪精度,给帧同步信号生成和码元抽取带来不确定性,导致误码率升高。针对常规方法存在的问题,提出了基于Hilbert变换的短时PSK信号自适应解调算法,通过信号归一化,在不降低解调信号信噪比情况下,确保载波恢复运算不受数据信号幅度的影响,具有恢复速度快、跟踪精度高、帧同步信号解调可靠、码元采样时间准确的特点。     

一种宽频的数据时钟自恢复电路的设计

介绍了一种加宽数据时钟自恢复电路的可恢复时钟频率带宽的方法，重点提出了时钟锁定的检测电路及时钟输出的选择电路的设计，并进行了分析。     

一种基于FPGA的高速短时傅里叶实现

短时傅里叶变换(STFT)由于其算法简单、处理时间短及易于实现等优点,因此其在图像处理、语音分析、信号检测及参数估计等领域获得越来越多应用。通过分析短时傅里叶变换算法原理,设计了一种基于现场可编程逻辑器件(FPGA)的高速短时傅里叶实现结构,该结构充分利用蝶形单元运算特点,在满足时间分辨率及频率分辨率的基础上降低了运算复杂度,并在高速率运行时钟下节省了硬件资源。     

一种边缘保持立体匹配方法

针对边缘处前景和背景视差易混淆问题,提出一种边缘保持立体匹配方法.在代价匹配阶段,采用级联Census变换增强代价的抗噪特性.在代价聚集阶段,引入SLIC超像素分割信息进行快速边缘保持代价聚集.在视差后处理阶段,通过导向十字滤波器进一步优化边缘视差.实验结果表明,文中提出的立体匹配方法在Middlebury测试集以及实际场景获得高质量视差效果,并在边缘处的视差较以往非局部立体匹配方法有所提升.实验还发现在点云上采样时,引入本文所提的导向十字滤波器,可以解决点云在边缘处的过渡.     

一种基于短时平均幅度差的语音检测算法

提出了一种利用语音信号的短时平均幅度差特征并结合短时平均幅度的语音检测算法。该算法在专用通信系统中,用以对接收到的电台信号进行分析,判断其中是否有语音信号,从而控制半双工电台的发射开关,使其处于接收或发射状态。实验表明,该算法能在较低的信噪比情况下准确地检测出语音信号,而且计算方法简单,硬件处理容易,可靠性高,能够满足实时系统的需要。     

一种GPS接收机抗短时遮挡的技术

在GPS车载应用中,城市中大楼和高架的短时遮挡很频繁,会导致被遮挡的卫星不停的在捕获和跟踪状态之间切换,这严重影响了定位的连续性.文章提出巡航跟踪算法,可以有效抗短时遮挡.通过理论分析与仿真,该算法可以有效地检测出信号是否被遮挡,并且,在检测出信号恢复之后,能够迅速进入跟踪状态.这可以提高GPS接收机的定位连续性和完好性,并且可以降低接收机的功耗.     

一种基于短时FFT的宽带数字侦察接收机设计

传统的数字侦察接收机将截获数据在时域和频域之间多次转换,分别进行检测和参数测量,这样增加了系统的复杂性.本文提出了一种基于短时FFT的宽带数字雷达侦察系统设计方法,检测和时频域参数测量全部基于频域数据进行.为改善时域频域参数测量精度,必须采用一定的改进算法,本文提出了一种针对短时FFT结果的脉冲到达时间提取方法.基于该设计方法利用即FPGA和DSP器件实现了一个瞬时带宽为250MHz的原理样机,改进后的时频域测量精度较初始精度1提高10倍以上,说明本设计方法切实可行,同时具有很高的推广应用价值.     

一种电源监控管理模块的实现方法

针对ATCA电源板卡管理需求,提出一种电源监控管理模块设计方法,重点分析了模块涉及的双冗余输入、慢启动、掉电保持、监控等实现方法及模块的控制流程。实际使用验证了该方法的有效性。     

一种针对用户GNSS时钟的转发式欺骗方法

全球卫星导航系统(Global Navigation Satellite System,GNSS)转发式欺骗干扰具有系统搭建容易、干扰实施方便、成本低等优点,目前已成为一种重要的GNSS欺骗方式。针对多峰值抗转发欺骗干扰检测算法,提出一种针对目标接收机GNSS时钟的转发式欺骗干扰方法。相比于传统转发式欺骗的各通道卫星信号时延一致的特点,该方法根据待欺骗接收机和转发式欺骗源的位置计算各卫星通道转发时延,使待欺骗目标接收到的GNSS欺骗信号的时延为伪码周期整数倍,并随时间自适应动态调整转发时延,使得欺骗检测失效,进一步欺骗静态目标接收机的GNSS时钟。模拟实验和仿真实验验证了该转发式欺骗方法的有效性。     

一种高速、高精度跟踪／保持电路的设计

设计了一种用于14位80MSPS流水线型模数转换器（ADC）的跟踪／保持（T／H）电路。该电路采用全差分结构、互补双极工艺。采用钳位电路提高跟踪／保持电路的线性度,在保持电容之前增加带宽限制电阻来提高跟踪／保持电路的信噪比。在5V单电源供电情况下,基于Zarlink0．6um互补双极工艺模型,对电路进行了仿真。仿真结果显示,在输入信号为39．9609MHz、80MHz采样频率下,无杂散动态范围（SFDR）为92．81dB、功耗32mW。     

一种高速BiCMOS采样/保持电路的设计

给出了一种基于BiCMOS OTA的高速采样/保持电路。设计采用0.35μm BiCMOS工艺,利用Cadence Spectre进行仿真。当输入信号为242.1875 MHz正弦波,采样速率为500 MSPS时,该采样/保持电路的SFDR达到59 dB,各项指标均能达到8位精度。在3.3 V电源电压下的功耗为26 mW。该采样/保持电路已应用到高速8位A/D转换器的研制中,取得了很好的效果。     

一种具有掉电数据保持功能的触发器设计

提出了一种用相变器件作为可擦写存储单元的具有掉电数据保持功能的触发器电路.该触发器由四部分组成:具有恢复掉电时数据的双置位端触发器DFF、上电掉电监测置位电路(Power On/Off Reset)、相变存储单元的读写电路(Read Write)和Reset/Set信号产生电路,使之在掉电时能够保存数据,并在上电时完成数据恢复.基于0.13μm SMIC标准CMOS工艺,采用Candence软件对触发器进行仿真,掉电速度达到0.15μs/V的情况下,上电时可以在30ns内恢复掉电时的数据状态.     

一种应用于图像传感器的全数字锁相环设计

针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法。首先,采用动态调节锁定控制算法来降低回路噪声,缩短锁定时间。其次,设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成,以降低该部分由于增益不匹配引起的抖动。基于180nm CMOS工艺的仿真结果表明,在1.8V电源电压下,该ADPLL能够实现250MHz~2.8GHz范围的频率输出,锁定时间为1.028μs,当偏移载波频率为1MHz时,相位噪声为-102.249dBc/Hz,均方根抖动为1.7ps。     

一种基于短时傅里叶变换的OFDM时间同步方法

该文提出了一种基于短时傅里叶变换的OFDM符号同步方法。该方法通过短时傅里叶变换得到OFDM信号的二维幅度谱,并提取其中的周期平稳时频结构信息,估计出OFDM符号的无ISI时间区间,并选取该区间的最佳位置作为OFDM符号起始位置估计。仿真结果表明:该方法相对于常规的时间相关算法能有效地对抗低信噪比环境。     

一种用于流水线ADC采样保持电路的设计

介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。     

一种快速同步的时钟数据恢复电路的设计实现

时钟数据恢复(CDR)电路是通信传输设备中的重要部分,对于突发式的接收,基于锁相环的传统的CDR往往不能满足其快速同步的要求.对此,文章采用过采样方式基于FPGA设计实现了一种全数字化的155.52Mb/s下的CDR电路.理论分析、仿真和实验测试结果表明,该CDR电路可以有效地对相位变化实现快速同步,有很大的捕捉范围,且系统较锁相环便于集成.     

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.     

一种基于CMOS工艺的高速采样保持电路的设计

设计了一种基于CMOS工艺的高速采样保持电路。该电路采用了开环双路双差分结构。详细分析了引起电路非线性的原因,并采用了新的结构来提高电路的线性度。仿真结果表明,在电源电压为1.9V,输入信号频率为393.75MHz,采样率为1.6GS/s,负载为0.5pF时,该电路的无杂散动态范围(SFDR)为80.5dB,总谐波失真(THD)为-78.6dB,有效位为12.7位。该电路具有高采样率、高SFDR和较强驱动能力等优点。