智能电源电路类IP核研究

在系统芯片(SOC)技术飞速发展的今天，作为几乎所有SOC不可或缺的组成部分，智能电源类IP核的研究开发日益显出其必要性和迫切性。本文给出若干电源类IP核的设计实例，包括电压参考源、电压调节器、振荡器、欠压锁定比较器、电压过零比较器等，并将使之能支持多种SOC的设计。     

SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

IP核网络管理系统的设计及实现

目前,基于IP核复用的SOC技术已经发展成为IC设计的一种主流技术,而SOC设计的关键是可复用IP核的获取.IP核网络管理系统可以有效的组织和管理IP核数据,并且为用户查找、选择合适的IP核提供一个便利的公共平台.文章主要分析了IP核数据的特点,从而确立了IP核的数据结构;并且详细讨论了IP核网络管理系统的设计考虑与实现过程.     

使用IP硬核设计芯片的可靠性考虑

IP硬核是SOC芯片的一部分,IP硬核的可靠性设计是否成功直接影响到该IP核的质量与应用.本文重点介绍了IP硬核的噪声干扰、电源、连线对IP核的影响,并提出了相应的解决方案、     

集成电路设计中IP核的保护措施

基于可重用IP核的SOC设计已经成为集成电路产业一个趋势.对IP核的保护也越来越受到重视.IP核的保护措施分法律和技术两个层面.本文介绍了法律保护的方法,并对IP核的水印保护技术进行了研究和比较.     

SOC设计中的IP挑战

IC设计正逐渐转向系统级芯片(SOC)设计,IP核是其中的重要核心部分.本文介绍了IP核的概念及交付形式,讨论了IP核相关标准、IP验证、IP的质量评估,以及知识产权的保护,并从上述几个方面分析了IP核所面临的挑战.     

基于Verilog HDL的全功能UART IP核的设计与实习

随着IC设计技术的发展，IP已经成为SOC设计的关键技术，利用已有IP可大大提高SOC设计的效率和能力。本文通过使用Vernog HDL设计UART(通用异步收发报机)的IP核，说明了IP设计的大体流程以及IP在日后IC设计中的重要作用。     

具备兼容性和层次性的SOC测试控制结构设计

IP核的集成问题是SOC设计的关键,测试集成更是无法回避的难题.因此,灵活高效的测试控制结构成为SOC可测性设计的重要研究内容.文章分析了IEEE Std 1149.1对传统IC芯片内部和外部测试的整体控制能力;剖析了IEEE Std 1500TM对嵌入式IP核测试所做规定的标准性和可配置性.在此基础上,提出了一种复用芯片级测试控制器的测试控制结构,该结构能兼容不同类型的IP核,并且有助于实现复杂SOC的层次性测试控制.     

TFT-LCD驱动芯片内置电源电路IP核设计

为了进一步提高TFT-LCD驱动芯片内置电源电路设计的合理性,为薄膜晶体管液晶显示器提供更加优质的电路服务,文章通过对TFT-LCD电源电路模块的功能和结构进行分析,在结合其驱动电压要求的基础上,对其内置电源电路IP核展开了详细的设计和分析。研究结果表明,文章所设计的TFT-LCD驱动芯片内置电源电路的IP核,具有显示时间快和工作稳定等特点,能够较好地对内置电源电路进行驱动。     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

基于Verilog HDL的全功能UART IP核的设计与实现

随着IC设计技术的发展,IP已经成为S0C设计的关键技术,利用已有IP可大大提高SOC设计的效率和能力.本文通过使用Verilog HDL设计UART(通用异步收发报机)的IP核,说明了IP设计的大体流程以及IP在日后IC设计中的重要作用.     

一种用于数字功放的低功耗宽输入电压比较器

设计了一种适用于数字功率放大器应用的全差分低功耗宽输入CMOS电压比较器.采用TSMC 0.18μm/3.3V CMOS工艺模型,用Cadence软件进行模拟仿真,比较器低频增益81.2dB,输入共模电压范围1.4~3.3V,整个电路的静态功耗仅248.6μW.运用该结构的比较器具有较低的失调电压,大幅度提高了比较器的精度;较宽的输入共模电压范围及低功耗,可用于数字功放等高性能模拟IP模块的设计.     

高速高精度钟控比较器的设计

为满足10位高分辨率A/D转换器的需要,设计了一种高速高精度钟控电压比较器,着重对其速度和回馈噪声进行了分析与优化.该比较器采用前置预放大器结构实现了高比较精度,利用两级正反馈环路结构的比较锁存器提高了比较器的速度,隔离技术和互补技术的应用实现了低回馈噪声.基于TSMC 0.18 μm CMOS标准工艺,用Ca-dence Spectre模拟器进行仿真验证,结果表明比较器的工作频率可达300 MHz,LSB(Least Significant Bit)为±1 mV,传输延时为360 ps,功耗为2.6 mW,可达到10住的比较精度.该电路可适用于高速高精度模数转换器与模拟IP核的设计.     

一种高精度宽电源范围集成电压基准源设计

在SOC及智能功率集成电路中,对基准电压源的电源电压范围及输出驱动电流都提出了更高的要求.基于csmc 40VBCD工艺设计并实现了一种输出精度高、驱动能力强、电源电压范围宽的5V集成基准电压源电路.设计中通过HV_PMOS实现电源电压和基准核心电路工作电压的隔离,拓宽了电源电压范围,采用双重电流负反馈保证了基准电压的高精度输出.通过Cadence软件平台下的Spectre仿真器对电路的各项电参数进行仿真验证,得到电源电压范围9～30V,在-20～125℃范围内温度系数5.688×10-6/℃,启动时间6.369μs,负载电流0～40mA,输出为5V的集成电压基准源电路.     

电信设备及其技术

0601049 基于Verilog HDL的全功能UART IP核的设计与实现[刊,中]／范健民／／中国集成电路．-2005,(1)．- 50-53(G) 随着IC设计技术的发展,IP已经成为SOC设计的关键技术,利用已有IP可大大提高SOC设计的效率和能力。本文通过使用Verilog HDL设计UART (通用异步收发报机)的IP核,说明了IP设计的大体流程以及IP在日后IC设计中的重要作用。参4     

基于虚拟插件的SOC内核互连方法的研究

传统的IC设计方法已无法适应新的片上系统（System On a Chip,SOC）设计要求,需要根本的变革,即从以功能设计为基础的传统IC设计流程转变到以功能整合为基础的SOC设计全新流程。SOC设计以IP的设计复用和功能组装、整合来完成。随着以IP核复用为基础的SOC设计技术的发展,在实际设计时如何有效地对众多IP供应商提供IP核进行有效互联的问题日益受到重视。文章基于标准的接口协议——虚拟元件接口（VCI,Virtual Component Interface）,探索了一条快速、简便、稳定且易于验证的SOC内核互连的方案。     

高速低功耗钟控比较器的设计

在分析各种比较器的基础上,设计了一种高速低功耗的钟控比较器,着重优化了比较器的速度和功耗.在SMIC 0.35μm n阱CMOS工艺条件下,采用Cadence Spectre对电路进行了模拟.结果表明,比较器的最高工作频率为200 MHz,精度为0.3 mV,在3.3 V的电源电压下,功耗仅为0.4 mW.     

工作时钟1GHz超高速电压比较器设计

超高速模数转换电路是现代高速通信和信号处理电路中的重要组成部分,而超高速比较器的设计是超高速模数转换器设计中的关键环节.文中通过综合考虑比较器的传输延时和失调电压等因素,讨论了超高速比较器的设计方法,并在基于1.8V电源电压、TSMC0.18μm CMOS工艺下设计了一个工作时钟为1GHz的超高速电压比较器,经过芯片测试,证明该比较器可以在1GHz时钟下稳定工作,失调电压仅为70μV.该比较器可以用于超高速模数/数模转换器的设计.     

IP核的复用设计

作为SOC技术的关键,可复用的IP核成为设计者迎接这个挑战的有力武器。IP核的复用技术已经制订了一系列的工业标准和数据格式,相信它必将成为2000年初芯片设计工业的强大动力。     

IP核的复用设计

作为SOC技术的关键,可复用的IP核成为设计者迎接这个挑战的有力武器。IP核的复用技术已经制订了一系列的工业标准和数据格式,相信它必将成为2000年初芯片设计工业的强大动力。