高精度低功耗Sigma-Delta调制器的设计

设计了一种应用于音频和传感领域的高精度低功耗的Sigma-Delta调制器。该调制器采用四阶单环一位的CRFF结构,通过开关电容型全差分电路的使用,减小了偶次谐波、衬底以及电源噪声,以及斩波技术的使用,降低了直流失调和低频噪声,达到了提高精度和降低功耗的目的。本设计采用Global foundries 0.18 μm CMOS工艺,电源电压为1.8 V,过采样率为128,采样时钟频率为5.12 MHz。仿真结果表明,该调制器信噪比达100.2 dB,整个调制器的功耗仅为380 μW。     

高性能连续时间Sigma-Delta调制器系统级设计

介绍了高性能连续时间Sigma-Delta调制器的系统设计和行为级建模的方法,并通过在噪声整形滤波器中加入一对零点改善了调制器带内信噪比.仿真结果显示,该调制器适用于转换精度14位,转换速率7.8Msps的多bit连续时间Sigma-Delta A/D转换器.     

应用于数字音频的二阶Sigma-Delta调制器设计

设计了一个应用于数字音频处理芯片的Sigma-Delta调制器,为了提高模数转换器的解析度,采用稳定的二阶结构,通过提高过采样率来实现.采用HJTC0.18μmCMOS工艺,在1.8V电压下设计过采样率为256的二阶开关电容调制器,使用Hspice和MATLAB对电路进行了仿真分析,结果表明可以达到92.5dB的信噪比,有效位数约16位.     

应用于TCXO的低功耗Sigma-Delta调制器的设计

采用CSMC 0.35μm混合工艺设计了一个用于温度补偿晶体振荡器(TCXO)的二阶低功耗Sigma-Delta调制器.为减小低频温度信号带宽内的1/ f噪声及失调对调制器精度的影响,采用斩波技术把1/ f噪声及失调调制到有用信号带宽之外.结合Cadence Spectre及Matlab仿真结果显示,该调制器在温度信号带宽范围内的信噪声比为93.6dB,精度达到15.26位.在3V电源电压下静态功耗小于80μW,满足了该TCXO系统对调制器的低功耗及14位精度的要求.     

设计Sigma-Delta A/D调制器结构

介绍Sigma Delta调制的基本原理。重点根据不同调制器结构的特性和产品的总体性能要求设计合适的调制器结构,实现其具体的电路总体结构,分析该电路结构特性对电路模块设计的影响,给出电路模块的设计原则和指标。芯片已在中芯国际0.18μm工艺线上流片成功,工作频率6.144 MHz,动态范围90 dB,信噪比88 dB,功耗9.4 mW,总谐波失真0.024 8%。     

音频ADC中Sigma-Delta调制器的工作原理和稳定性研究

深入地研究了Sigma-delta ADC的结构和工作原理,并详细地讨论了用根轨迹法对调制器稳定性进行验证的方法,最后给出了使用MATLAB的计算机仿真结果,仿真很好地证明了上述方法的有效性和可靠性.     

低压低功耗Sigma-Delta调制器综述

在低供电电压下,Sigma-Delta调制器因信号摆幅的限制很难达到较高的精度和线性度。工作在低压弱反型区的MOS管限制了电路的速度、增益和MOS开关的性能。总结了近年来低压、低功耗Sigma-Delta调制器的研究成果。在Sigma-Delta调制器的结构与电路设计方面,介绍了离散和连续时间调制器在低压下面临的问题及解决方案。     

基于Matlab的宽带连续时间Sigma-Delta调制器设计

本文利用Matlab集成工具箱设计了一款单环三阶三位连续时间Sigma-Delta调制器.与离散时间调制器相比,连续时间调制器虽然对非理想因素较为敏感,但其在功耗、带宽方面却有着突出的表现.本文在设计过程中,加入了零阶反馈环路对额外环路延时进行吸收,并对连续时间调制器最主要的三种非理想特性进行了分析.最终基于65 nm CMOS工艺,设计电路并完成版图,通过spectre仿真,本文设计的调制器在10 MHz带宽下,可以达到78.20 dB的信噪失真比,且功耗仅为5.39 mW.     

一个用于GSM的80dB动态范围∑-Δ调制器

设计了一个用于GSM系统的Sigma-Delta调制器．GSM系统要求信号带宽大于200kHz，动态范围大于80dB．为了能取得较低的过采样率以降低功耗，采用了级联结构（MASH）来实现，与单环高阶结构相比，它具有稳定及易于实现的优点．设计工作时钟为16MHz，过采样率为32，基带带宽为250kHz，电路仿真可以达到最高82dB的SNDR和87dB的动态范围．芯片采用SMIC0．18μm工艺进行流片，面积为1．2mm×1．8mm．芯片测试效果最高SNDR=74．4dB，动态范围超过80dB，测试结果与电路仿真结果相近，达到了预定的设计目标．芯片工作在1．8V电源电压下，功耗为16．7mW．     

Design and Analysis of a CMOS Switched-Current Sigma-Delta Modulator Using Multi Level Simulations

This paper presents the design of a 3.3V CMOS switched-current (SI) second-order sigma-delta modulator for A/D converters intended for radio front-end applications. The effects of non-ideal behaviours of the building blocks on the total performance of a SI double-integrator sigma-delta modulator (DISDM) were analysed and simulated by means of multi level (SpectreHDL-level, transistor-level) and mixed level simulations. The implementation of a SI DISDM concerning the practical issues is discussed. A second-generation cascode SI integrator was optimized to meet the desired speed and to diminish the non-ideal errors. The SI DISDM can operate at the sampling rate of 80MHz and over based on the parasitic-extracted transistor-level simulations.     

一种低功耗16bit音频 Sigma-Delta 调制器的设计

设计了一款工作在1．8 V电源电压下、功耗仅为1．8 mW、精度为16 bit ,优化系数（FOM ）达170的音频sigma-delta调制器．其过采样率为128,采用3阶噪声整形．为了降低功耗,采用前馈结构以及单比特量化．通过采用PM OS管实现局部反馈,有效提升了调制器性能．调制器采用SM IC 0．18μm工艺实现,通过对系统结构和运算放大器、比较器等电路子模块的分析,完成整体电路和版图设计．在SS工艺角下,仿真表明本文设计的调制器性能良好,在20kHz的带宽内可达到100．8dB的信噪比（SNR）,折合有效位16 bits精度要求．     

∑△调制器输出码流FFT谱分析的探讨

∑△调制器输出码流的频谱中含有大量高频噪声，在对其进行FFT谱分析时，需要加窗函数抑制这些高频噪声对基带噪底的泄漏。由于∑△调制器输出码流的噪声主要是高频噪声，因此需要滚降衰减较大的窗函数，窗函数选择不当会使其有效位数有2-6位的下降。实例表明，对于超过20bit精度的∑△调制器，选用Balckmanharris窗比Harming窗更合适。     

一种低功耗高精度Sigma-Delta调制器

提出了一种改进的三阶单环Sigma-Delta调制器,噪声传递函数采用前馈方式实现极点,降低了积分器输出信号的幅度,从而降低功耗;采用局部反馈实现零点,从而优化了输出信噪比。采用0.35μm CMOS工艺设计了该调制器,过采样率128,信号带宽24kHz,分辨率16bit,在3.3V工作电压下,模拟电路部分功耗2.7mW,数字部分功耗0.5mW。电路用开关电容技术实现,在HSPICE中通过多工艺角验证。     

16-Bit三阶级联结构Sigma—Delta调制器的设计

设计一款可应用于压力传感器的高精度三阶2—1级联结构Sigma—delta调制器。MatlabSimulink建模仿真表明,信号带宽为500Hz,过采样率为128的情况下,该调制器信噪比高达119dB。通过对调制器非理想因数的分析,采用典型的0．35μm工艺整体实现该调制器,并用Spectre仿真,电路信噪比可达106．2dB,高于16住要求的98dB,整个调制器的功耗约为7mW。     

基于ΣΔ调制技术的CPFSK调制芯片设计

采用ΣΔ调制技术的小数分频频率合成器设计了CPFSK调制电路,对调制电路的原理以及噪声性能进行了细致的分析。芯片集成了2RC波形成形电路、三阶单级ΣΔ调制器、双模分频器、鉴频鉴相器、电荷泵和压控振荡器,在四电平2RC-CPFSK调制时,16kHz的带宽内可以实现25.6kbps的信息速率传输。电路采用0.35μm标准CMOS工艺实现,调节片外电感,芯片最高工作频率可以到200MHz。     

基于Σ△调制技术的CPFSK调制芯片设计

采用Σ△调制技术的小数分频频率合成器设计了CPFSK调制电路,对调制电路的原理以及噪声性能进行了细致的分析.芯片集成了2RC波形成形电路、三阶单级Σ△调制器、双模分频器、鉴频鉴相器、电荷泵和压控振荡器,在四电平2RC-CP FSK调制时,16 kHz的带宽内可以实现25.6 kbps的信息速率传输.电路采用0.35μm标准CMOS工艺实现,调节片外电感,芯片最高工作频率可以到200 MHz.     

COMPARISON OF SIGMA-DELTA MODULATOR FOR FRACTIONAL-N PLL FREQUENCY SYNTHESIZER

This paper investigates the design of digital Sigma-Delta Modulator （SDM） for fractional-N frequency synthesizer. Characteristics of SDMs are compared through theory analysis and simulation. The curve of maximum-loop-bandwidth vs. maximum-phase-noise is suggested to be a new criterion to the performance of SDM, which greatly helps designers to select an appropriate SDM structure to meet their real application requirements and to reduce the cost as low as possible. A low-spur 3-order Multistage Noise Shaping （MASH）-1-1-1 SDM using three 2-bit first-order cascaded modulators is proposed, which balances the requirements of tone-free and maximum operation frequency.