2900系列4位位片微处理机

尽管2900系列的处理机电路不是第一个4位双极型位片系列,但也许是所有位片系列中最灵活的一种。此外,由于具有双极型-肖特基电路的速度,即每条指令执行时间为90～200ns,这些电路可组装成具有任何字长的计算机系统(图1)。AMD 公司研制的基本系列是由2901的4位算术与逻辑部件(ALU)及2909微程序序列器(图2)构成的。由于输入与 ALU 功能的组     

32位同时多线程微处理器的ALU设计

针对传统ALU存在较大硬件资源浪费的缺点,提出了一种指令执行并行度宽,资源利用率高的同时多线程ALU.同时多线程ALU由7个并行的部件组成.每个部件高效的执行两个线程的指令.这种由7个部分组成的分布式ALU提高了指令并行执行的宽度,大大降低了水平浪费和垂直浪费.对微处理器ALU进行功能验证与仿真,并用综合工具完成逻辑综合.     

DSP芯片核内高性能移位器设计与验证

移位类指令对于实现FIR、IIR等数字信号处理算法非常重要,为了快速的实现此类算法,介绍了一款16位嵌入式定点DSP芯片中核内移位器单元的设计。电路由一个移位阵列和指数提取单元、以及控制信号单元组成,采用改进的树形（Tree-Mux）结构,大大提高了其速度。使用0．18CMOS工艺,使得（16位输入40位输出）整个移位器得以实现;综合结果表明,最长时延为1．89ns。     

微控制器中ALU与移位逻辑的设计与改进

文章结合8位微控制器IP软核的设计，分析了指令系统的功能与特点，在算法级上对其处理器中数据路径进行了合理的调整与优化，并提出一种将ALU与移位逻辑并行设计的方法。较之于传统的串行设计方法而言，这种并行设计方法不仅描述简单，而且综合得到的电路降低了功耗，具有更快的运算速度，同时并不增加资源消耗。     

兼容MCS-96指令集的ALU设计

设计了一款能够完全兼容MCS-96系列单片机指令集的ALU。在设计中使用了经过逻辑简化的运算单元和改进的T型进位链,有效缩短了关键路径的延迟。采用硬件资源共享的策略进行运算单元和移位单元的结构组织设计,在不增加指令执行周期的前提下,最大限度地减小了电路面积。     

32位Am29300系列位片及RISC设计探讨

一、前言 为了适应高速计算和数据处理的需要,AMD公司研制成功了32位位片式超大规模集成电路Am29300系列,它有五个双极型组件,图1给出了用Am29300系列构成的带有微码控制的CPU结构。从图中可以看到,数据通路是由Am29332和Am29334组成的。Am29332是一个32位ALU,内部有移位器、屏蔽码生成器、ALU运算单元和优先编码器等功能块,如图     

一种可重构体系结构的声码器ALU设计

文章介绍了采用可重构体系结构的TR600语音编解码器中的ALU设计。重点讨论了ALU的资源部件、数据通路、指令及在设计中的平衡规则。该ALU采用VHDL语言描述,经过仿真、综合和FPGA验证后,完全符合设计要求。     

一种定浮点合并的FALU设计与实现

算术逻辑单元(ALU)是现代通用处理器和DSP处理器的核心功能部件。设计了一种定浮点合并的FALU,通过结合使用功能单元复用技术、操作数隔离技术和旁路技术,理论上能有效减少芯片的面积,降低芯片的功耗。FALU能实现21种指令,仿真验证显示其功能完全正确。     

用主机接口以异步方式实现DSP与PC机间通信

ADSP2106X的主机接口(HPI)可采用异步或同步两种方式与主机通信,从而可构成主从式系统.ADSP2106X主机接口采用异步方式与AT总线连接,以实现与PC机间通信,同时对用到的信号以及控制时序作了详细说明.设计了ADSP2106X主机接口在异步方式下与AT总线连接的具体电路,对该电路的工作原理进行了深入分析.详细讨论了使用该电路实现PC机与DSP间通信的方法,对于使用DSP主机接口构成主从式系统的设计具有很好的参考价值.     

基于DSP的CCD信号采集控制系统设计

介绍了CCD信号采集电路的设计过程,该设计由单片机产生CCD内部垂直移位寄存器工作所需的转移脉冲,并由TMS320LF2407A芯片产生CCD水平移位脉冲和复位脉冲,然后在CCD输出信号之后设计了模数转换和数据存储电路,再由DSP和单片机共同控制DSP和数据存储FIFO之间的数据读取,从而可以实现DSP对CCD信号的处理,最终实现对目标的测量。     

Design and analysis of high-speed 8-bit ALU using 18 nm FinFET technology

All modern computational devices consist of ALU. With increase in complexity of software and the consistent shift of software towards parallelism, high speed processors with hardware support for time consuming operations such as multiplication would benefit. Smaller, compact devices such as IoT devices need to run software such as security software and be able to offload computation cost from the cloud. In this paper, a high speed 8-bit ALU using 18 nm FinFET technology is proposed. The arithmetic and logical unit consists of fast compute units such as Kogge Stone fast adder and Dadda multiplier along with basic logic gates. In this paper, an ALU with each compute unit optimized for speed is proposed, while responsibly consuming area. Dadda multiplier is of 8 × 8 architecture as opposed to conventional approach of 4 × 4 making it a true 8-bit ALU. Simulation and analysis is done using Cadence Virtuoso in Analog Design Environment. The transistor count of proposed design is 5298, the power consumption is 219 µW and maximum delay is 166.8 ps. The design is also expected to consume a maximum of one clock cycle for any computation.

     

X-DSP浮点乘法器的设计与实现

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth 2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μm CMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。     

异步子字并行乘累加单元的设计与实现

异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。     

Design of low power,high speed 4 bit binary to Gray converter with 8 × 4 barrel shifter using nano dimensional MOS transistor for arithmetical,logical and telecommunication circuit and system application

In this work the design of 4 bit binary to Gray code converter circuit with 8 × 4 barrel shifter has been carried out. The circuit has been designed using metal oxide semiconductor (MOS) transistor. The verification of the functionality of the circuits has been performed using Tanner-SPICE software. Power consumption and speed are the major design metrics for very large scale integrated circuit. In this work the average power consumption and gate delay analysis of 4 bit binary to Gray converter with 8 × 4 barrel shifter has been carried out using nano dimensional MOS transistor having channel length of 150 nm. Power consumption, delay analysis has been carried out for different set of supply voltage. It has been observed that power consumption of the 4 bit binary to Gray converter with 8 × 4 barrel shifter has been reduced by reducing the power supply voltage V_DD. The power consumption and delay offers by the circuit is very less. At 1 V V_DD, power consumption and delay are 0.15 μW and 52.7 ps respectively. Therefore the circuit is suited for low power and high speed application in the area of arithmetical, logical and telecommunication.

     

DSP在电力系统多通道同步交流采样中的应用

针对电力系统中由部分设备工作不正常引起电网功率变化而损坏其他设备的问题,提出利用数字信号处理器(DSP)芯片TMS320F2812和模数转换器AD7656实现多通道同步交流采样的硬件电路及控制程序,硬件部分包括电流到电压转换的调理电路、模/数转换控制电路和CAN总线,软件部分包括主体控制程序、中断服务程序和软件优化方法等。应用结果验证了DSP在电力系统自动化控制中的优越性及该电路的实用性。     

小型仿人机器人电机控制系统的设计与实现

设计小型仿人机器人的电机控制系统,以实现多自由度运动控制和协调是机器人技术中的一个难点。针对传统控制器控制的电机数量少、难于实现关节协调的缺点,提出一种基于数字信号处理器（DSP）的新型电机控制系统。通过整合DSP、电机控制集成电路和正交解码单元,发挥DSP的运动控制能力,实现对多路不同类型电机的实时控制。该系统可以获得符合要求的转角控制精度。     

Developing the WTL3170/3171 Sparc floating-point coprocessors

The development of the first two members in a family of scalable-processor-architecture (Sparc)-compatible parts is described. With varying frequency and latency performance, the chips work with the first two integer unit (IU) implementations from other Sparc vendors. These are the first Sparc chips to integrate all floating-point controller functions, floating-point register files, and 64-b ALU (arithmetic and logic unit), multiplier, and divide/square-root units in one die. A strong relationship with original equipment manufacturers in system behavioral-level modeling and a short time to production were key factors in the product development plan. Implementation goals, bus organization, overall processor operation, and the operation of the ALU, multiplier, and divide/square-root units are discussed     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

Low‐power and small‐area holding latch with level‐shifting function using LTPS TFTs for mobile applications

Abstract— A holding latch having a level shifting function fabricated by using a low‐temperature polysilicon (LTPS) process with a 5‐μm design rule on a glass backplane for power and cost effectiveness has been proposed. The layout area and the power consumption of the proposed circuit are reduced by 10% and 52%, respectively, compared with those of a typical structure which combines a static D‐latch and a cross‐coupled level shifter for a 2.2‐in. qVGA TFT‐LCD panel.