基于同步EDA工具的异步电路设计流程

随着VLSI技术的迅猛发展与应用需求的不断提高,微处理器中的功耗、时钟偏移等问题越来越严重,异步电路及其设计方法受到广泛关注.异步电路设计缺乏通用商业EDA工具的支持,现有的基于同步EDA工具的异步电路设计方法存在复杂度高等问题.提出了一种新的异步电路设计流程.该流程充分利用现有同步EDA工具,通过采用多路虚拟时钟综合方法对电路进行逻辑综合,以及在后端实现时对异步控制通路进行定量延迟分析和精确延迟匹配,可以得到更加优化的电路.使用该流程在UMC 0.18μm工艺下实现了一款异步微处理器内核,实验结果表明该流程能快速有效地进行大规模异步集成电路的设计实现.     

32位异步加法单元的设计与实现

本文采用基于宏单元的异步集成电路设计流程,实现了可用于ASIP的4段流水32位异步加法单元,并实现了其同步版本作为对比。通过仿真分析,异步加法单元性能与同步加法单元相近,在功耗方面则具有相当大的优势。     

基于去同步技术的异步8051设计与实现

随着半导体工艺的发展,同步电路面临的时钟偏差、功耗等问题日益突出,异步设计方法得到广泛研究和关注。去同步技术可以方便地实现从同步向异步的转化,成为很有前途的异步电路设计方法。基于去同步技术设计实现了一款异步8051微控制器,着重介绍了基于去同步技术的设计流程与异步控制器设计方法。分析表明,在相同的电压、温度条件下,该异步8051性能与同步8051相当,而功耗约为1/2。     

AFMC:一种新的异步电路设计自动化流程

随着VLSI面临的功耗及时钟问题越来越突出,异步电路及其设计方法得到了广泛关注.基于宏单元的异步电路设计流程能够采用现有的同步EDA工具和设计流程将同步电路转变成相应的异步电路.在基于宏单元的异步电路设计流程的基础上提出了一种新的异步电路设计自动化流程,并与解同步异步电路设计自动化流程进行了比较.在UMC 0.18μm工艺下采用提出的自动化流程设计实现了一款DLX异步微处理器,实验结果表明该流程能够快速地进行异步电路设计,并且在异步电路的数据通路性能优化方面具有一定的优势.相对于解同步DLX微处理器,采用基于宏单元的异步设计自动化流程实现的异步DLX微处理器能够获得6%左右的性能提高.     

一种低功耗异步乘法器的研究与实现

同步电路由全局时钟信号周期性地驱动计算,而异步电路只在需要的时候才进行运算,因此异步电路具有天然的低功耗优势。当前的解同步异步电路设计方法仅根据同步电路的物理拓扑结构进行异步设计,而没有考虑同步电路的本身功能行为及所处理数据的特点。本文首先分析了物理拓扑结构、电路功能行为及处理数据对低功耗设计的影响,然后设计实现了一款低功耗异步乘法器。实验表明,实现的乘法器相对于传统解同步异步乘法器具有更低的功耗与更高的性能。     

基于FPGA的卷积神经网络加速器

现有软件实现方案难以满足卷积神经网络对运算性能与功耗的要求。为此,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器。在粗粒度并行层面对卷积运算单元进行并行化加速,并使用流水线实现完整单层运算过程,使单个时钟周期能够完成20次乘累加,从而提升运算效率。针对MNIST手写数字字符识别的实验结果表明,在75 MHz的工作频率下,该加速器可使FPGA峰值运算速度达到0.676 GMAC/s,相较通用CPU平台实现4倍加速,而功耗仅为其2.68%。     

解同步电路中的功耗优化方法

针对解同步方法设计的异步电路存在冗余功耗的问题,提出一种功耗优化的解同步异步电路设计方法.首先以迭代结构乘法器为例分析操作数及电路操作行为对异步流水线功耗的影响;然后将窄数据特性及操作行为特性引入到解同步设计方法中,其中窄数据特性用于优化数据通路,操作行为特性用于优化控制通路;最后采用该方法对异步传输触发体系结构(TTA)微处理器计算内核进行功耗优化设计.实验结果表明,结构优化后的异步TTA微处理器内核功耗明显减少,约为解同步异步内核功耗的60%.     

一种高速延时无关同异步转换接口电路

针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.     

异步集成电路设计方法综述

异步电路相对同步电路而言具有无时钟偏斜、模块化程度高、功耗低、电磁兼容性强等优势,越来越受到人们的广泛关注.异步电路设计方法是异步电路研究中的一个重点,文中将异步电路设计方法的发展历程划分为3个阶段,并着重对第3个阶段的设计方法进行了综述.根据设计方法的描述方式和设计粒度,首先将第3阶段进一步划分为语法驱动转换的设计方法、同步-异步转换的设计方法和基于定制的细粒度高性能异步流水线设计方法3类;然后从设计方法的理论基础、电路模型、设计自动化程度、电路性能等多个角度进行介绍并比较.最后对异步电路设计方法未来的发展趋势进行了展望.     

数字温度传感器中低功耗数字滤波器设计

设计了一种应用于数字温度传感器的低功耗CIC(Cascade-Integrated-Comb)抽取滤波器。在功能上,控制滤波器单次转换和抽取倍数可变;在架构上,采用非递归和多相分解的方式分六级实现CIC滤波器。通过利用不同相位的时钟控制多相分解的各个通道数据传输,避免产生多相分解控制逻辑电路。采用同步和异步分频相结合的技术产生时钟分频电路,减少分频电路的复杂性。使用资源共享技术及将乘法运算转换为移位相加运算,能够减少多相分解引入的系数对电路的影响。经过逻辑综合和功耗分析验证表明:设计的滤波器系统功耗为流水线Hogenauer CIC系统功耗的28.6%,为传统非递归CIC滤波器系统功耗的45%。     

“腾越-Ⅱ”嵌入式异步微处理器的设计与实现

嵌入式系统对处理器功耗开销有严格的限制,异步电路技术可以作为设计低功耗处理器的有效方法之一。针对嵌入式多媒体应用,本文设计实现了一款低功耗异步微处理器——腾越-Ⅱ。处理器中包含一个异步TTA微处理器内核、一个同步TTA微处理器内核、两个存储控制器和多个外部通信接口。异步内核通过基于宏单元的异步电路设计方法实现,其它部分通过基于标准单元的半定制设计流程实现。处理器芯片采用UMC0.18μmCMOS工艺实现,基片面积为4.89×4.89mm2,工作电压为1.8V。经测试,处理器工作主频达到200MHz,且异步内核的功耗开销低于同步内核的50%。     

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

Bioinformatic searches using a single-chip shared-memory multiprocessor

A single-chip shared-memory multiprocessor architecture is introduced which is particularly well suited to common bioinformatic computing tasks. The architecture uses asynchronous bus interfaces to create an integrated circuit design methodology allowing for scaling of the multiprocessor with very little design effort. A key aspect of this design methodology is that it is not necessary to expend significant design resources and chip area on the clock tree. An analysis of the Smith–Waterman alignment algorithm running on this architecture shows that the performance penalty due to increased bus latency compared to a fully synchronous architecture is negligible.     

Asynchronous processor survey

Virtually all computers today are synchronous. As systems grow increasingly large and complex the clock can cause big problems with clock skew, a timing delay that can create havoc with the overall design. It can also increase the circuit silicon and power dissipation, which can affect overheating and power supplies. Computer architecture researchers are actively considering asynchronous processor design. Asynchronous architectures permit modular design. Each subsystem or functional block can be optimized without being synchronized to a global clock, which simplifies interfacing. Moreover, an asynchronous system exhibits the average performance of all the individual components, rather than the synchronous system's worst-case performance of a single component. Furthermore, asynchronous processors may yet prove to offer reduced power dissipation by inherently shutting down unused portions of the circuit. This article examines the key architecture issues that concern designers and compares six developmental asynchronous architectures: CAP, the Caltoch Asynchronous Processor; FAM, the Fully Asynchronous Microprocessor; NSR, the Nonsynchronous RISC; CFPP, the Counterflow Pipeline Processor; Strip, a Self-Assured RISC Processor; and Amulet 1     

云计算环境下分布式大数据多信道并行控制系统

分布式大数据控制受到信道数量影响易产生不同步现象,导致信道控制性能较差,设计一种云计算环境下分布式大数据多信道并行控制系统。系统硬件：节点处理模块由FPGA芯片以及抗干扰器组成;无线通信模块主要由射频芯片与无线收发器组成;USB模块由接口芯片、寄存器、存储芯片以及周边电路构成。系统软件：分布式大数据多信道数据存储与处理模块的构成为同步存储数据单元与数据多路实时处理单元;多信道并行控制模块主要由多信道并行管理单元、多信道状态扫查单元以及生成数据流单元构成。通过硬件与软件相结合实现了分布式大数据多信道并行控制。实验结果证明,分布式大数据信道平均传输速率数据则分布、保持的较为均匀,实现了性能提升。     

基于FPGA的全局异步局部同步四相单轨握手协议实现

在常规FPGA中设计了基于LUT的异步状态保持单元,实现了全局异步局部同步系统的接口电路、时钟暂停电路,进一步完成四相单轨握手协议。基于Quartus软件的逻辑锁定技术,采用Verilog HDL进行行为描述,构建了无冒险C单元库。在Altera CycloneⅡEP2C35F672C6器件上,完成了GALS系统的时序仿真,证明了四相单轨握手的正确性。