基于塔域的通用循环移位掩码设计方法

该文分析了塔域的运算特性,提出了基于塔域分解的非线性变换实现方法,设计了求逆运算的随机掩码方案,利用循环移位对随机掩码进行移位变换,形成了基于塔域的循环移位随机掩码方案,实现了所有中间值的随机化隐藏,提高了算法的抗能量攻击能力。该文在高级加密标准(AES)算法上进行验证,利用T-test和相关性分析对掩码方案进行安全性评估。该掩码方案无明显信息泄露点,可有效抵抗相关性攻击,另外较现有文献的掩码方案,资源开销更小,通用性更好。     

基于塔域的通用循环移位掩码设计方法

该文分析了塔域的运算特性,提出了基于塔域分解的非线性变换实现方法,设计了求逆运算的随机掩码方案,利用循环移位对随机掩码进行移位变换,形成了基于塔域的循环移位随机掩码方案,实现了所有中间值的随机化隐藏,提高了算法的抗能量攻击能力.该文在高级加密标准(AES)算法上进行验证,利用T-test和相关性分析对掩码方案进行安全性评估.该掩码方案无明显信息泄露点,可有效抵抗相关性攻击,另外较现有文献的掩码方案,资源开销更小,通用性更好.     

基于秘密共享的抗DPA攻击分组加密算法

随着分组加密算法的广泛使用,抗DPA攻击的需求越来越大.文中根据秘密共享的思想,提出了一种基于秘密共享分组加密算法实现方案.该方案将输入分为两个独立的分组,并且设计了满足秘密共享要求的复合域共享S盒,然后将两个分组输入到改进的复合域共享S盒中进行运算,并且提出了对于随机掩码的优化.通过分析,该方案满足秘密共享的正确性、...     

基于有符号数字系统的Montgomery模逆算法及其硬件实现

 在椭圆曲线密码中,模逆运算是有限域运算中最复杂、最耗时且硬件实现难度最大的运算.本文在Kaliski算法的基础上,提出了基于有符号数字系统的Montgomery模逆算法,它支持素数域和二进制域上任意多精度参数的求模逆运算.据此算法,设计了相应的硬件结构方案,并给出了面积复杂度和时间复杂度分析.仿真结果表明,相比于其它模逆算法硬件设计方案,本文提出的基于有符号数字系统的Montgomery模逆算法在运算速度、电路面积、灵活性等方面具有显著的优越性.     

一种基于物理噪声源的复合加密算法

 为解决短长度航天器测控数据的安全传输问题,提出了基于物理噪声源、序列密码算法和分组加密算法的复合加密算法CES;分析了CES算法中物理噪声源、序列密码和分组密码算法的作用;指出了序列密码给同长度明文的密文长度加熵、物理噪声源给相同明文的密文形式加熵.CES算法确保了短小指令集传输的安全性并具有安全可靠的认证功能.     

基于内容自适应的优化DWT-HMM顽健图像水印算法

提出了一种基于内容自适应的顽健水印算法,以优化水印算法中顽健性和不可见性间的矛盾约束,其主要特点有:构造了小波域熵掩码,并发展成综合人类视觉特性(HVS)模型;给出并分析了基于能量、熵掩码和综合HVS的3种内容自适应测度;用能纠正删除和错误的RA(repeat-accumulate)码实现水印嵌入位置同步;用后验小波域隐马尔可夫模型进行水印检测。实验表明,相对于传统的随机嵌入算法,内容自适应算法能在不降低视觉质量的情况下较大程度地提高水印系统的顽健性。     

一种ECC加密芯片抗功耗攻击研究

设计了随机掩码在ECC加密算法中的应用方法,为了降低加密芯片的功耗和面积,提高运算性能,研究设计了关键步固定值掩码算法,实验证明提出的方法在资源增加非常有限的情况下可以有效抵抗一阶差分功耗攻击.同时,其他加密算法也可参考此关键步固定值掩码算法来高效设计抗功耗攻击加密芯片.     

基于压缩感知追踪算法的低计算量分组稀疏均衡方案

在广义频分复用(Generalized Frequency Division Multiplexing, GFDM)系统中,为了应对复杂的信道带来的符号间干扰,基于信道的稀疏特性,使用广义记忆多项式(Generalized Memory Polynomial, GMP)模型对均衡器输入信号进行非线性建模,进而提出了一种基于压缩感知追踪算法和分组数据模式的低计算量分组稀疏均衡方案。该方案中,为了适应复杂变化的信道,均衡过程中采用了分组数据模式,此外,利用分块矩阵求逆的原理,摒弃了复杂的矩阵求逆运算,在每步的循环中使用矩阵乘法进行迭代计算的方式对正交匹配追踪(Orthogonal Matching Pursuit, OMP)算法及双正交匹配追踪(Double OMP,DOMP)算法进行了改进。仿真结果表明,此分组数据模式有效地改善了均衡效果,同时提出的改进算法在保证误符号率性能的前提下明显地降低了计算量,提升了运算速度。     

基于FPGA加密芯片的DPA实现与防御研究

差分功耗分析是破解AES密码算法最为有效的一种攻击技术,为了防范这种攻击技术本文基于FPGA搭建实验平台实现了对AES加密算法的DPA攻击,在此基础上通过掩码技术对AES加密算法进行优化与改进。通过实验证明改进后的AES算法能有效的防范DPA的攻击。     

基于混沌掩码虚拟光学成像系统的图像加密

提出了一种基于混沌随机掩码虚拟光学成像系统新颖的图像加密算法,详细描述了利用该方法进行数字图像加密解密的过程.首先,引入了经混沌随机掩码的虚拟光学成像系统模型;然后描述了利用该模型进行图像加密解密的算法.利用混沌系统的特性,提高了算法的安全性.数值仿真实验证明了该方法的有效性,表明该加密算法对参数具有强敏感性.     

Side-channel attack-resistant AES S-box with hidden subfield inversion and glitch-free masking

A side-channel attack(SCA)-resistant AES S-box implementation is proposed,which is an improvement from the power-aware hiding(PAH)S-box but with higher security and a smaller area.We use the composite field approach and apply the PAH method to the inversion in the nonlinear kernel and a masking method to the other parts.In addition,a delaymatched enable control technique is used to suppress glitches in the masked parts.The evaluation results show that its area is contracted to 63.3%of the full PAH S-box,and its power-delay product is much lower than that of the masking implementation.The leakage assessment using simulation power traces concludes that it has no detectable leakage under t-test and that it at least can thwart the moment-correlation analysis using 665000 noiseless traces.     

Research on area-efficient low-entropy masking scheme for AES

Based on the rotating S-box masking (RSM) proposed by Nassar et al,a low-entropy masking scheme for the advanced encryption standard (AES) was proposed.Reducing the area complexity by reusing the S-boxes,improving the hardware security by shuffling operation and improving the throughput by pipelining operation were the main idea of the proposed scheme.For the AES,the number of S-boxes could be reduced from 16 to 4 (key expansion module wasn’t included).Compared with the RSM,the combinational logic,the dedicated logic and the memory size are reduced to 69%,60% and 80% respectively.In addition,the theoretical analysis shows that the proposed scheme can resist offset based CPA attack,thus has higher security than the RSM.     

防御零值功耗攻击的AES SubByte模块设计及其VLSI实现

 密码器件在执行高级加密标准(Advanced Encryption Standard,AES)时常以能量消耗方式泄漏密钥信息,为有效降低其与实际处理数据之间的相关性,该文提出一种具有防御零值功耗攻击性能的AES SubByte模块设计及其VLSI实现方案.首先,在分析GF(256)域求逆算法的基础上,采用关键模块复用的方法,提出一种更为有效的加法性屏蔽求逆算法;然后依此进一步得到一种新型的SubByte模块结构,实现在不影响对所有中间数据进行加法性屏蔽编码的同时,减少电路的芯片开销、提高电路的工作速度.实验结果表明,所设计的电路具有正确的逻辑功能.与传统SubByte模块比较,该设计的最高工作频率和面积都有较大的优化.     

基于增强型延时感知CSE算法的AES S盒电路优化设计

针对高级加密标准（AES）S-盒优化,提出了一种增强型延时感知公共项消除（CSE）算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17.58%和19.74%.     

基于多项式基的Camellia算法S盒硬件优化

该文提出一种基于不可约多项式的Camellia算法S盒的代数表达式，并给出了该表达式8种不同的同构形式。然后，结合Camellia算法S盒的特点，基于理论证明给出一种基于多项式基的S盒优化方案，此方法省去了表达式中的部分线性操作。相对于同一种限定门的方案，在中芯国际(SMIC)130 nm工艺库中，该文方案减少了9.12%的电路面积；在SMIC 65 nm工艺库中，该文方案减少了8.31%的电路面积。最后，根据Camellia算法S盒设计中的计算冗余，给出了2类完全等价的有限域的表述形式，此等价形式将对Camellia算法S盒的优化产生积极影响。     

FPGA上抗侧信道攻击的密码算法实现

密码算法在运行时可能会受到侧信道攻击,抗侧信道攻击的FPGA密码算法实现是目前研究的一个热点。通过随机数保护关键数据的S盒移位掩码法被认为是一种有效的防御手段。采用该方式实现的密码算法在提高运行安全性的同时,可能会带来硬件资源开销的增加及加解密速度的降低。通过对SM4算法的实现表明,采用合适的实现方式时S盒移位掩码法抗侧信道攻击实现对算法硬件资源开销及加解密速度影响不是太大,具有一定的实用价值。     

一类动态S盒的构造与差分性质研究

该文对有限域的逆与仿射变换复合得到的动态S盒进行了研究。首先给出了动态S盒变换差分概率的刻画方法,并给出了动态S盒变换的差分对应是不可能差分对应的充分必要条件及不可能差分的个数。接着给出了动态S盒变换最大差分概率的上界及可达性。最后利用模拟实验的方法研究了由随机S盒来构造的动态S盒的差分性质。理论和实验分析都表明,这类动态S盒变换具有远好于单个S盒的差分特性。     

Efficient Implementations for AES Encryption and Decryption

This paper proposes two efficient architectures for hardware implementation of the Advanced Encryption Standard (AES) algorithm. The composite field arithmetic for implementing SubBytes (S-box) and InvSubBytes (Inverse S-box) transformations investigated by several authors is used as the basis for deriving the proposed architectures. The first architecture for encryption is based on optimized S-box followed by bit-wise implementation of MixColumns and AddRoundKey and optimized Inverse S-box followed by bit-wise implementation of InvMixColumns and AddMixRoundKey for decryption. The proposed S-box and Inverse S-box used in this architecture are designed as a cascade of three blocks. In the second proposed architecture, the block III of the proposed S-box is combined with the MixColumns and AddRoundKey transformations forming an integrated unit for encryption. An integrated unit for decryption combining the block III of the proposed InvSubBytes with InvMixColumns and AddMixRoundKey is formed on similar lines. The delays of the proposed architectures for VLSI implementation are found to be the shortest compared to the state-of-the-art implementations of AES operating in non-feedback mode. Iterative and fully unrolled sub-pipelined designs including key schedule are implemented using FPGA and ASIC. The proposed designs are efficient in terms of Kgates/Giga-bits per second ratio compared with few recent state-of-the-art ASIC (0.18-μm CMOS standard cell) based designs and throughput per area (TPA) for FPGA implementations.