循环冗余校验的实现方法

循环冗余校验在数字通信技术中有着广泛的应用。本文讨论了循环冗余校验的代数算法,并据此给出了软硬件的实现方法,供工程技术人员参考。     

用HDL语言实现循环冗余校验

文章介绍了用硬件描述语言（HDL）实现循环冗余校验（CRC）的方法。     

基于FPGA的循环冗余校验并行实现

在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法.循环冗余校验(CRC)由于其误码检测能力强,抗干扰性能优异,在通信和测控等领域有广泛的应用.通过对CRC校验码原理的分析,研究了一种并行CRC算法并采用硬件描述语言Verilog HDL来实现.     

可变生成多项式与输入位宽的并行CRC

介绍了两种LFSR类型的CRC且比较了它们的特性,然后以II型LFSR为基础,分两步先后推导出任意m比特的直接并行计算以及如何进行连续m比特的计算,即得到可变生成多项式与输入位宽的并行CRC算法,最后举例给出基于CCITT-16协议的4比特输入位宽的VHDL程序实现代码并给出仿真验证结果。由此对于给定的生成多项式与输入位宽,通过提出的算法用C语言或者硬件电路描述语言可以实现快速简单的并行CRC计算。     

循环冗余校验CRC的软件实现

在数字通信系统中，为保证数据传输的正确性，需要对通信过程进行差错控制。循环冗余校验CRC(Cyclic Redundancy Check)由于编码简单、误判概率低，在通信系统中得到了广泛的应用。为了减少硬件成本，降低硬件设计复杂度，对于那些采用软件方法不至于严重影响CPU响应时间的校验可通过软件实现。采用软件方法实现的前提是实现算法要合理，校验速度要足够快。本文在介绍了并行CRC的原理后，重点讨论了采用并行CRC算法快速通过软件实现CRC-32的具体过程，给出了实现程序，并列出了测试结果。     

基于FPGA的循环冗余校验实验系统的实现

文章首先分析了循环冗余校验码的功能,在此基础上提出了基于FPGA的实现方法,详细阐述了CRC校验编解码的实现方法,并提出了基于现有的实验箱设备实现小型的CRC校验系统的总体设计框架和设计思路,完成了CRC校验实验系统的设计,充分提高了设备的使用效率.     

单片机通信过程中循环冗余校验的实现

本文介绍了循环冗余校验 (CRC)在MCS -5 1单片机中的实现方法。     

基于FPGA的循环冗余校验算法实现

循环冗余校验(CRC)码是数据通信中广泛应用的一种差错检测码。在介绍CRC原理的基础上,以常见的CRC-16为例,用VerilogHDL硬件描述语言设计该算法。利用Altera公司的EDA开发工具软件QuartusII6.0,给出仿真波形图以及可以共享的模块,该模块既是CRC码生成器,又是待校验数据的校验器。仿真结果表明,这是一种实现CRC算法的有效方法,其工作频率可达到420.17MHz。     

大位宽情况下的回滚式循环冗余校验算法

为解决大位宽变长数据包情况下包尾数据的循环冗余校验(CRC)32算法处理存在的臃肿低效问题,将循环冗余校验算法变换为矩阵线性运算,利用逆矩阵反向回滚运算,得到正确的CRC运算结果;并在FPGA上进行了实验验证。结果表明：回滚运算的算法可行,并且实现简单,资源占用少。在512 bit位宽的情况下,回滚算法使得资源占用降低...     

大位宽情况下的回滚式循环冗余校验算法

为解决大位宽变长数据包情况下包尾数据的循环冗余校验(CRC)32算法处理存在的臃肿低效问题,将循环冗余校验算法变换为矩阵线性运算,利用逆矩阵反向回滚运算,得到正确的CRC运算结果;并在FPGA上进行了实验验证.结果表明:回滚运算的算法可行,并且实现简单,资源占用少.在512 bit位宽的情况下,回滚算法使得资源占用降低到了传统算法的15％;综合耗时降低到了传统算法的30％,布局/布线的耗时降低到了传统算法的40％.     

基于分段循环冗余校验的极化码自适应连续取消列表译码算法

针对极化码连续取消列表(SCL)译码算法为获取较好性能而采用较多的保留路径数,导致译码复杂度较高的缺点,自适应SCL译码算法虽然在高信噪比下降低了一定的计算量,却带来了较高的译码延时。根据极化码的顺序译码结构,该文提出了一种分段循环冗余校验(CRC)与自适应选择保留路径数量相结合的SCL译码算法。仿真结果表明,与传统CRC辅助SCL译码算法、自适应SCL译码算法相比,该算法在码率R=0.5时,低信噪比下(–1 dB)复杂度降低了约21.6%,在高信噪比下(3 dB)复杂度降低了约64%,同时获得较好的译码性能。     

一种基于分段CRC的LDPC译码的改进算法

级联多个循环冗余校验(CRC)的LDPC译码算法有效地改善了译码的收敛特性。然而在其译码算法中,当CRC检测的整体漏检概率不够低时,出现误码平台。因此,该文提出了改进算法,通过减少在译码算法中CRC检测的次数,降低整体漏检概率,提高了误码性能。仿真表明改进的算法提高了误码性能,译码复杂度也增加不大。     

A universal algorithm for parallel CRC computation and its implementation

Derived from a proposed universal mathematical expression, this paper investigates a novel algorithm for parallel Cyclic Redundancy Check （CRC） computation, which is an iterative algorithm to update the check-bit sequence step by step and suits to various argument selections of CRC computation. The algorithm proposed is quite suitable for hardware implementation. The simulation implementation and performance analysis suggest that it could efficiently speed up the computation compared with the conventional ones. The algorithm is implemented in hardware at as high as 21Gbps, and its usefulness in high-speed CRC computations is implied, such as Asynchronous Transfer Mode （ATM） networks and 10G Ethernet.     

基于校验矩阵匹配的循环码参数盲识别算法

针对目前循环码参数盲识别存在容错率低、所需截获数据多的问题,该文提出一种基于校验矩阵匹配的循环码参数盲识别算法。首先求出所有码字长度n和生成多项式为xn-1的因式对应的校验矩阵作为候选校验矩阵。然后利用截获的二进制码流构造截获矩阵,使其与候选校验矩阵相乘,判断在不同的码字长度和同步时刻是否存在校验矩阵,再结合存在校验矩阵对应的多项式来识别码字长度、同步时刻和生成多项式。仿真结果表明,所提算法对高码率(63,51)循环码识别,关于码字长度、同步时刻、生成多项式的正确识别率要求在80%时,系统允许的最大误码率分别可达4.610-2,4.610-2,1.610-2。     

MPEG和Dolby AC-3音频码流分析软件的设计与实现

基于ISO／IEC11172-3和ATSCA／52标准,开发了数字音频流分析软件,实现了MPEG-1各层和Dolby AC-3这2类数字音频流的分析。阐述了设计和实验中遇到的一些问题及其解决方法,着重讲述了CRC原理和对2类流的不同实现方法。该软件对研究数字音频编码、检验音频流的正确性有一定的实用价值。     

USB数据传输中CRC校验码的并行算法实现

文章介绍了用于USB总线数据传输的CRC校验的原理和算法，并且采用并行电路实现USB2．0中的CRC产生和CRC校验，与传统的串行电路实现相比，并行电路实现方法虽然在芯片面积上大于串行电路实现，但由于降低了时钟频率，电路更容易综合实现，并且大大降低了功耗，有利于低功耗电路设计。