部分耗尽SOI MOSFET中的浮体效应

介绍了部分耗尽SOI MOSFET中的浮体效应;简要描述了浮体效应的物理机制、测试结果,以及减小浮体效应的方法;同时,给出了在有体接触的情况下出现kink效应的测试结果.     

亚微米PD CMOS/SOI工艺及H栅单边体引出研究

研究开发了0.4 μm PD CMOS/SOI工艺,试制出采用H栅双边体引出的专用电路.对应用中如何克服PD SOI MOSFET器件的浮体效应进行了研究;探讨在抑制浮体效应的同时减少对芯片面积影响的途径,对H栅双边体引出改为单边体引出进行了实验研究.对沟道长度为0.4 μm、0.5 μm、0.6 μm、0.8 μm的H栅PD SOI MOSFET单边体引出器件进行工艺加工及测试,总结出在现有工艺下适合单边体引出方式的MOSFET器件尺寸,并对引起短沟道PMOSFET漏电的因素进行了分析,提出了改善方法;对提高PD CMOS/SOI集成电路的设计密度和改进制造工艺具有一定的指导意义.     

PD SOI nMOSFETs中浮体效应对辐照性能的影响

在SIMOX衬底上制备了H形栅和环形栅PD SOI nMOSFETs,并研究了浮体效应对辐照性能的影响.在106rad(Si)总剂量辐照下,所有器件的亚阈特性未见明显变化.环形栅器件的背栅阈值电压漂移比H型栅器件小33%,其原因是碰撞电离使环形栅器件的体区电位升高,在埋氧化层中形成的电场减小了辐照产生的损伤.浮体效应有利于改进器件的背栅抗辐照能力.     

MOSFET栅漏电流噪声模型研究

随着MOSFET尺寸的不断减小,栅漏电流对器件特性的影响日益明显.栅漏电流噪声一方面影响器件性能,另一方面可用于栅介质质量表征,因此对其研究备受关注.由于栅介质噪声研究具有重要意义,文献中已经建立起各种各样的噪声模型,文中对其进行了归纳整理.在此基础上分析了各种模型的特性和局限性,进而探讨了其应用范围.     

基于低频噪声检测的电力MOSFET可靠性分析

针对变电所中通信电源的核心器件电力金属氧化物半导体场效应晶体管(power MOSFET,P-MOSFET)在大功率、强电流下易损坏、故障率高,直接影响电力通信业务的安全稳定运行的问题,提出了一种基于低频噪声检测的可靠性分析方法.利用互功率谱测量方法检测P-MOSFET内部的本征低频噪声,根据频段阈值法的拐点噪声谱,确定P-MOSFET筛选的上下限阈值大小,建立了P-MOSFET的1/f噪声功率谱密度及其阈值的对应关系式.实验结果表明,与传统的有损检测法相比,该方法能够有效评估P-MOSFET的三种可靠性等级,提高了可靠性筛选的准确率,为其他晶体管的可靠性评估提供了参考.     

埋氧离子注入对P型部分耗尽SOI电学与低频噪声的影响

针对抗辐照SOI PMOS器件的直流特性与低频噪声特性展开试验与理论研究,分析离子注入工艺对PMOS器件电学性能的影响,并预测其稳定性的变化。首先,对离子注入前后PMOS器件的阈值电压、迁移率和亚阈摆幅进行提取。测量结果表明:埋氧化层离子注入后,器件背栅阈值电压由-43.39 V变为-39.2 V,空穴有效迁移率由127.37 cm2/Vs降低为80.45 cm2/Vs,亚阈摆幅由1.35 V/dec增长为1.69 V/dec;结合背栅阈值电压与亚阈摆幅的变化,提取得到埋氧化层内电子陷阱与背栅界面态数量的变化。随后,分析器件沟道电流噪声功率谱密度随频率、沟道电流的变化,提取γ因子与平带电压噪声功率谱密度,由此计算得到背栅界面附近的缺陷态密度。基于电荷隧穿机制,提取离子注入前后埋氧化层内陷阱态随空间分布的变化。最后,基于迁移率随机涨落机制,提取得到离子注入前后PMOS器件的平均霍格因子由6.19×10-5增长为2.07×10-2,这表明离子注入后器件背栅界面本征电性能与应力稳定性将变差。     

运算放大器的低频噪声测试方法

运算放大器广泛应用于电路设计中,其可靠性指标直接影响电路系统的性能.运放器件的低频噪声特征同其性能及可靠性指标密切相关.本文中详细给出了运放器件低频噪声的测试方法并对测试过程中的若干关键问题进行了深入剖析.     

HgCdTe光导探测器的低频噪声

Hg_0.73Cd_0.27Te光电导探测器的低频噪声频谱呈1/f关系,测得不同样品的S_v/V~2值随偏置电场变化而变化,说明陷阱效应引起载流子数起伏是主要的低频噪声源,只有表面状态较为理想的样品的S_v/V~2值才接近Hooge关系的计算值,迁移率起伏上升为主要的1/f噪声源.Hooge关系可以作为区分陷阱效应和迁移率起伏两类噪声源的判別标准.     

自对准双极晶体管中的低频噪声

报导了用多晶硅做发射极的自对准n-p-n双极晶体管的低频噪声的初步研究情况。其中一些管子显示出一般扩散结晶体管中观察到的1／f规律不同的过量噪声谱。并且发现噪声谱形成S(f)随样品而异。例如，我们在同一芯片上的两个相邻的管子上，就观察到两种不同的形式S(f)－1/f和S(f)－1[1|(f/f0)^2]。我们认为，后者是由于在多晶硅－单晶硅界面处的氧化层势垒中载流于俘获造成的。其不均匀性可以说明噪声谱变化范围很宽的原因。     

GaAlAs红外发光二极管低频噪声检测方法

通过分析GaAlAs红外发光二极管(IRED)的低频噪声产生机理及特性,建立了GaAlAs IRED的噪声模型,设计了一套低频噪声测试系统,通过该系统测量得到了GaAlAs IRED的低频噪声。实验表明,该方法能准确的测量GaAlAs IRED的低频噪声,发现其低频噪声主要表现为1/f噪声,得到与噪声模型一致的结果。该研究为GaAlAs IRLED可靠性的噪声表征提供了实验基础与理论依据。     

SOI MOSFETI－V特性的计算机模拟

本文研究了ＳＯＩＭＯＳＦＥＴ的Ｉ－Ｖ特性，建立了一套模拟ＳＯＩ器件工作特性的解析模型，适用于不同的ＳＯＩ膜厚和各种前、背栅的偏置情况，在各种不同情况下由计算机自动选择适当模型进行拟合，该模型物理意义明确，计算简便快速，所用参数易于提取。     

SOI MOSFET的失真行为

采用幂级数方法对基于全耗尽(FD)SOI MOSFET和凹陷(RC)沟道SOI MOSFET的失真行为进行了研究,发现随着沟道长度的减小失真行为变坏,且RC SOI器件较FD器件具有更好的失真行为.同时,从实验数据可以看出,不理想的体接触会由于体分布电阻的增加而使失真行为变坏.该结果可以为低失真混合信号集成系统的设计提高指导方向.     

SOI MOSFET的失真行为

采用幂级数方法对基于全耗尽(FD)SOI MOSFET和凹陷(RC)沟道SOI MOSFET的失真行为进行了研究，发现随着沟道长度的减小失真行为变坏，且RC SOI器件较FD器件具有更好的失真行为．同时，从实验数据可以看出，不理想的体接触会由于体分布电阻的增加而使失真行为变坏．该结果可以为低失真混合信号集成系统的设计提高指导方向．     

全耗尽SOI MOSFET的阈电压的解析模型

本文在近似求解全耗尽ＳＯＩＭＯＳＦＥＴ所满足的二维泊松方程的基础上，建立了阈电压的解析模型。     

一个适用于模拟电路的深亚微米SOIMOSFET器件模型

从数值解源端和饱和点的表面电势出发 ,考虑模拟电路对 SOI MOSFET模型的一些基本要求如电荷守恒、器件源漏本征对称、各个工作区间连续并且高阶可导以及全耗尽和部分耗尽两种工作模式的转变 ,构建了一个能够满足这些要求的精确的器件模型 .同时包含了深亚微米 SOI MOSFET的一些二级效应如漏极诱生势垒降低效应 (DIBL )、速度饱和效应、自热效应等 .这个模型的参数相对较少并且精确连续 ,能够满足在模拟电路设计分析中的应用要求     

新型薄膜SOI高压MOSFET的研制

研制了两种薄膜SOI高压MOSFET,一种是一般结构,另一种是新的双漂移区结构.两者的栅宽均为760μm,有源区面积为8.58×10-2mm2,测试表明其击穿电压分别为17V和26V,导通电阻分别为80Ω和65Ω.     

源区浅结SOI MOSFET的辐照效应模拟

研究了源区浅结的不对称SOIMOSFET对浮体效应的改善 ,模拟了总剂量、抗单粒子事件 (SEU)、瞬时辐照效应以及源区深度对抗辐照性能的影响 .这种结构器件的背沟道抗总剂量能力比传统器件有显著提高 ,并且随着源区深度的减小 ,抗总剂量辐照的能力不断加强 .体接触不对称结构的抗SEU和瞬时辐照能力优于无体接触结构和传统结构器件 ,这与体接触对浮体效应的抑制和寄生npn双极晶体管电流增益的下降有关     

新型薄膜SOI高压MOSFET的研制

研制了两种薄膜SOI高压MOSFET,一种是一般结构,另一种是新的双漂移区结构.两者的栅宽均为76 0μm,有源区面积为8.5 8×10 - 2 m m2 ,测试表明其击穿电压分别为17V和2 6 V,导通电阻分别为80Ω和6 5Ω.     

Experimental characterisation of PD SOI MOSFET devices fabricated with diamond-shaped body contact

The design of diamond-shaped body-contacted (DSBC) devices using standard layers in a 0.35?µm silicon-on-insulator (SOI) complementary metal-oxide-semiconductor process is described in this article. The technology is based on a manufacturable partially depleted SOI process targeted for radio frequency applications. The experimental measurements of drain induced barrier lowering for the fabricated DSBC structure showed suppression of floating body effects (FBE) at the promising rate of 24?mV/V. The measurement results confirmed current drive (I _DS) improvement by 25% at V _DS?=?1.5?V and V _GS?=?1.5?V compared to conventional body-tied-source (BTS) device. A constant and steady output conductance (g _DS) in the saturation region was observed for the DSBC structure. The gate trans-conductance (g _m) is improved by 34% at V _DS?=?1.5?V and V _GS?=?1.5?V compared to conventional BTS device. Three-dimensional device simulation provides insight on FBE suppression and channel current improvement. Experimental results confirmed the area efficiency of the DSBC structure and its excellent current drive performance.     

SOI LDD MOSFET的栅电流的模拟

本文介绍一种采用载流子总量方法分析ＳＯＩ ＭＯＳＦＥＴ器件特性及热载流子效应的数值模型。使用专用模拟程序ＬＡＤＥＳ７联解器件内部二维泊松方程、电子和空穴的连续性方案。ＬＡＤＥＳ７可用于设计和预测不同工艺条件、几何结构对器件性能的影响。该模型直接将端点电流、端点电压与内部载流子的输运过程联系在一起，可准确地模拟ＳＯＩ ＭＯＳＦＥＴ器件的特性并给出清晰的内部物理图象。本文给出了ＬＡＤＥＳ７软件模拟的部