冤家路窄

众所周知ＭＩＣＲＯＳＯＦＴ（微软）、ＮＥＴＳＣＡＰＥ（网景）是一对冤家对头,连他们的软件也不例外。 网民Ｂ在装有ＮＡＶＩＧＡＴＯＲ的机器上安上ＩＥ以后,只见两个软件的图标在屏幕上扭打成一团,接着ＶＢ,ＶＩ－ＳＵＡＬ　ＦＯＸＰＲＯ也加入了对ＮＡＶＩＧＡＴＯＲ的拳打脚踢。 Ｂ只得关机。重新启动后,只见ＩＥ重新安排了桌面,ＮＡＶＩ－ＧＡＴＯＲ已被赶到了回收站里。冤家路窄     

固态盘的可靠性设计

给出固态盘（ＳＳＤ）的ＥＤＡＣ时序、存储体出错信息ＦＩＦＯ队列管理、掉电保护、设备自检、ＳＥＴ、ＲＥＳＥＴ键功能等可靠性措施的设计。实际证明，这些措施有效地提高了该系统设备的可靠性。     

RAID系统的设计与实现

容错盘阵列通过采用多盘并发操作和冗余技术，可显著改善Ｉ／Ｏ系统的数据传输率和可靠性。在本文中，我们描述了一个高性能ＲＡＩＤ系统的设计与实现。该ＲＡＩＤ系统基于标准接口（ＥＩＳＡ，总线和ＳＣＳＩ总线）和高效纠错码（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ码），具有高性能、高可靠性和通用性强的特点。本文重点是所设计的ＲＡＩＤ控制器的逻辑结构、设计方法、以及ＲＡＩＤ系统的软件构成、性能评价。最后我们提出了进一步改进设计的努力方向。     

模拟流体力学的离散运动论模型

模拟流体力学的离散运动论模型李元香（武汉大学软件工程实验室）ＤＩＳＣＲＥＴＥＫＩＮＥＴＩＣＭＯＤＥＬＳＦＯＲＳＩＭＵＬＡＴＩＮＧＦＬＵＩＤＤＹＮＡＭＩＣＳ￥ＬｉＹｕａｎｘｉａｎｇ（ＬａｂｏｒａｔｏｒｙｏｆＳｏｆｔｗａｒｅＥｎｇｉｎｅｅｒｉｎｇＷｕｈａ...     

A CONFIGURATION SYSTEM FOR FASTENER DESIGN（AN APPROACH TOWARDS COMPUTER AIDED CONCEPTUAL DESIGN）

ＡＣＯＮＦＩＧＵＲＡＴＩＯＮＳＹＳＴＥＭＦＯＲＦＡＳＴＥＮＥＲＤＥＳＩＧＮ（ＡＮＡＰＰＲＯＡＣＨＴＯＷＡＲＤＳＣＯＭＰＵＴＥＲＡＩＤＥＤＣＯＮＣＥＰＴＵＡＬＤＥＳＩＧＮ）ＧｕａｎｇＺｈｏｎｇ；ＭｉｋｅＤｏｏｎｅｒＡＣＯＮＦＩＧＵＲＡＴＩＯＮＳＹＳＴＥ...     

滑动奇DCT和DST的快速算法

滑动奇ＤＣＴ和ＤＳＴ的快速算法殷福亮（大连理工大学）ＦＡＳＴＡＬＧＯＲＩＴＨＭＳＦＯＲＡＦＡＭＩＬＹＯＦＲＵＮＮＩＮＧＯＤＤＤＩＳＣＲＥＴＥＣＯＳＩＮＥＡＮＤＳＩＮＥＴＲＡＮＳＦＯＲＭＳ￥Ｙｉｎｆｕｌｉａｎｇ（ＤａｌｉａｎＵｎｉｖｅｒｓｉｔｙｏｆＴｅ...     

空间表面三角形二次单元网格自动剖分

空间表面三角形二次单元网格自动剖分张德贤，刘筱连，师汉民，陈日曜（华中理工大学机械工程一系）ＡＵＴＯＭＡＴＩＣＧＥＮＥＲＡＴＩＯＮＯＦＴＲＩＡＮＧＵＬＡＲＳＩＸ－ＮＯＤＥＥＬＥＭＥＮＴＳＯＦＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＳＵＲＦＡＣＥＳ￥Ｚｈａｎ...     

基于方块脉冲函数逼近的线性连续回归模型的参数估计及其应用

基于方块脉冲函数逼近的线性连续回归模型的参数估计及其应用赵明旺（武汉钢铁学院）ＰＡＲＡＭＥＴＥＲＥＳＴＩＭＡＴＩＯＮＦＯＲＬＩＮＥＡＲＣＯＮＴＩＮＵＯＵＳＲＥＧＲＥＳＳＩＶＥＳＹＳＴＥＭＳＶＩＡＢＬＯＣＫＰＵＬＳＥＦＵＮＣＴＩＯＮＳＡＮＤＩＴＳＡＰＰ...     

求多总线系统容错度的多项式时间算法

求多总线系统容错度的多项式时间算法陈四清，周六丁（重庆大学计算机科学系重庆６３００４４）ＰＯＬＹＮＯＭＩＡＬ－ＴＩＭＥＡＬＧＯＲＩＴＨＭＳＦＯＲＤＥＴＥＲＭＩＮＡＴＩＮＧＴＨＥＦＡＵＬＴ－ＴＯＬＥＲＡＮＣＥＤＥＧＲＥＥＯＦＭＵＬＴＩＢＵＳＳＹＳＴＥＭ...     

解二维扩散方程的分步分组显式格式

解二维扩散方程的分步分组显式格式陆金甫，曾光（清华大学应用数学系）ＦＲＡＣＴＩＯＮＡＬＳＴＥＰＳＧＲＯＵＰＥＸＰＬＩＣＩＴＭＥＴＨＯＤＳＦＯＲ２ＤＤＩＦＦＵＳＩＯＮＥＱＵＡＴＩＯＮＳ￥ＬｕＪｉｎ－ｆｕ；ＺｅｎｇＧｕａｎｇ（ＴｓｉｎｇｈｕａＵｎｉｖｅｒ...     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。     

(255,223)RS码硬件译码器的实现

考虑到对(255,223)RS码硬件译码器的处理速率的要求,详细地介绍了(255,223)RS码硬件译码器的实现流程,并且分析了影响处理速率提高的瓶颈因素,最终采用了RiBM算法使得硬件译码器的最高仿真处理速率超过340Mbit/s。     

并行流水结构的RS（255,233）译码器设计与实现

介绍了RS（255,223）码及其译码原理,基于修正欧几里德（Modified Euclidean,ME）算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。     

基于FPGA的高速RS译码器设计

提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和VerilogHDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。     

应用于10 G EPON系统的RS(255,223)码译码器设计

介绍一款应用于10 G EPON系统中的RS(255,223)码译码器。采用ME算法设计了一种新的脉动结构电路求解关键方程,从而获得较低的处理延时并使用较少资源。仿真以及综合结果表明,结合并行处理方法,译码器能够完成10GEPON系统数据的实时译码功能,最大数据吞吐率大于16Gb/s。     

高数据吞吐率Reed-Solomon解码器

提出了一种新型的高数据吞吐率RS解码器,它采用无除法Berlekamp Massey,Chien和Forney等算法实现。该解码器采用一种新型的结构化复接流水线结构,具有很高的效率和突出的吞吐能力。根据设计实现的解码器性能,该解码器相比现有的解码器具有显著的吞吐率增益。     

FPGA based area efficient RS(23, 17) codec

Generally in digital communication systems and storage mediums, Reed–Solomon (RS) codes are employed to detect and correct errors. RS code is a promising code for Ultra Wide Band (UWB) which is ideally suitable for wireless application. Design of compact, high-speed and low-power RS(23, 17) code is challenging for today’s wireless communication systems. Here, an optimization algorithm is introduced which is very simple and it is employed to reduce the number of XOR gates required to design constant Galois Field (GF) multipliers. In this paper, a compact RS(23, 17) encoder and decoder circuit is designed and implemented for Ultra Wide Band(UWB) application. The number of two input XOR gates is reduced by 29.27 (20.00) and 56.10 (66.15) % respectively for local and global optimization compared to unoptimized RS encoder (syndrome block) without increasing its delay. The proposed algorithm is also employed to design the RS(204, 188) and RS(255, 223) encoder. All designs are simulated and synthesized for Vertex4 FPGA platform. Proposed algorithm is also used for the design of Chien Search and Forney blocks. Implemented RS(23, 17) codec requires lesser number of slices and LUTs over the unoptimized RS codec. The synthesis results reflect that the proposed design is suitable for resource constraint applications.

     

A VLSI design of a pipeline Reed-Solomon decoder

A pipeline structure of a transform decoder similar to a systolic array is developed to decode Reed-Solomon (RS) codes. An important ingredient of this design is a modified Euclidean algorithm for computing the error-locator polynomial. The computation of inverse field elements is completely avoided in this modification of Euclid's algorithm. The new coder is regular and simple, and naturally suitable for VLSI implementation. An example illustrating both the pipeline and systolic array aspects of this decoder structure is given for a RS code.     

RS(255,223)码的编译码软件实现

为了实现RS（255,223）的软件编码和译码,在对纠错技术进行研究的基础上,采用高级语言设计了此码的编码和译码算法。实验表明,软件实现的RS纠错编译码算法是高效的。