(255,223)RS码硬件译码器的实现

考虑到对(255,223)RS码硬件译码器的处理速率的要求,详细地介绍了(255,223)RS码硬件译码器的实现流程,并且分析了影响处理速率提高的瓶颈因素,最终采用了RiBM算法使得硬件译码器的最高仿真处理速率超过340Mbit/s。     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。     

基于FPGA的RS(255,223)译码器的设计

在Blahut提出ReedSolomon码时域译码算法的基础上,提出了一种时域RS(255,223)译码算法,并用FPGA和VerilogHDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。     

基于FPGA的RS(255,223)编码器的设计

利用生成多项式系数的对称性,采用FPGA和VerilogHDL语言实现了RS(255,223)编码器。该编码器,可工作在170MHz频率以上。与已有的相同设计相比,该设计具有快速和占用硬件资源较少的特点。     

应用于10 G EPON系统的RS(255,223)码译码器设计

介绍一款应用于10 G EPON系统中的RS(255,223)码译码器。采用ME算法设计了一种新的脉动结构电路求解关键方程,从而获得较低的处理延时并使用较少资源。仿真以及综合结果表明,结合并行处理方法,译码器能够完成10GEPON系统数据的实时译码功能,最大数据吞吐率大于16Gb/s。     

适用于CCSDS标准的RS(255,223)码编码器设计*

研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设计了RS(255,223)对称结构的编码器,节约了硬件资源,给出了仿真结果图,经检验输出结果正确。采用此方法设计的RS(255,223)编码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。     

高性能并行Turbo译码器的VLSI设计

提出一种高度并行的Turbo译码器。该译码器包含32个并行的基-4子译码器,采用改进的滑窗译码流程和存储单元划分方案,使吞吐率最高提升43.2%。在SMIC 0.13 μm工艺下,该译码器包含194万等效门,在294 MHz时钟频率和5.5次迭代下,吞吐率可达 1.19 Gb/s,满足4G移动通信标准LTE-Advanced的峰值吞吐率要求。     

Turbo码译码器VLSI结构的研究

探讨了Turbo码Log—MAP译码算法的VLSI实现技术。着重研究了计算状态度量的加比选结构以及实现MAP算法的滑窗法，并对整体译码方案进行了描述。还提出了可行的实现方案。通过实验仿真表明所用的方案能够达到精度要求。     

RS(255,223)码中乘法器的设计

分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基下比特并行乘法器,之后在QuartusⅡ编译环境下,分别对自然基下常系数乘法器和对偶基下乘法器进行编译,最后用仿真软件ModelSim进行仿真;仿真结果表明,该乘法器结构规则,易于实现,消耗资源少,性能良好,为实现RS(255,223)编译码奠定了基础。     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

并行流水结构的RS（255,233）译码器设计与实现

介绍了RS（255,223）码及其译码原理,基于修正欧几里德（Modified Euclidean,ME）算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。     

基于FPGA的RS（255，223）译码器的设计

在Blahut提出Reed Solomon码时域译码算法的基础上，提出了一种时域RS（255，223）译码算法，并用FPGA和Verilog HDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。     

基于MEA算法的RS(255,223)码的译码软件实现

遵循有限域上多项式的运算规则,使用MATLAB软件设计了GF(28)上的加法、乘法、求逆运算模块,并以这些模块为基础,采用修正的欧几里德算法(MEA)与有限域上快速傅立叶变换算法相结合的思想,实现了RS(255,223)的软件译码。此软件参数可调,可以适应GF(2n)域(n≤8)上不同本原多项式、不同纠错能力的RS码,具有很强的通用性。仿真结果表明,所设计的RS(255,223)译码软件运行效率高,满足实时通信传输需要;并为算法开发、验证和硬件设计调试提供了一种强有力的辅助手段。     

RS(255,223)码的编译码软件实现

为了实现RS（255,223）的软件编码和译码,在对纠错技术进行研究的基础上,采用高级语言设计了此码的编码和译码算法。实验表明,软件实现的RS纠错编译码算法是高效的。     

Optimization of high-speed VLSI interconnects: A review (invited article)

Today's electronic systems such as computers and digital communication systems, have necessitated a rapid increase in operating frequency. Because of this, VLSI interconnects have become one of the critical issues in an overall system design. Improperly designed interconnects lead to signal integrity degradations such as signal delay, cross talk and ground noise, limiting the overall system performance. In recent years, research into the interconnect optimization problem has been very active, and much important progress has been made. This article presents a review of the current status of this subject area. The formulations of signal-integrity oriented optimization of interconnects at different levels of electronics systems, that is; chip, multichip module (MCM), and printed circuit board (PCB) levels, are reviewed, together with various optimization techniques. Highlights on parallel and multilevel optimization for interconnect networks and the use of macromodeling techniques are also presented. Advanced formulations of interconnect optimizations featuring manufacturability oriented and multidisciplinary design objectives are reviewed. A discussion on the future challenges in the area is included at the end. © 1997 John Wiley & Sons, Inc. Int J Microwave Millimeter-Wave CAE 7: 83–107, 1997.