基于边界扫描的BIST技术

近年来,随着信息化武器装备复杂度的增加和现场级快速测试诊断需求的增加,迫切需要基于边界扫描的BIST技术;在这种应用模式中,基于边界扫描的BIST技术能解决现场级快速测试诊断需求,测试结果仅需给出板卡是否有故障而不需要定位具体的故障,如果板卡有问题,将板卡送到基地采用基于边界扫描的ATE技术进行详细的故障定位和维修操作,即基于边界扫描的BIST技术解决故障检测问题,而基于边界扫描的ATE技术解决故障隔离问题;文章紧密联系应用需求,并以工程应用作为参考目标,从技术体系上研究基于边界扫描的BIST技术,并给出了边界扫描互连测试最优BIST架构。     

基于扫描森林的BIST策略

在本文中,我们提出了一种改进的扫描森林结构并将其运用到基于扫描的自测试中,目的是在保证故障覆盖率的同时,将电路的扫描测试代价降低到非扫描可测试性设计的水平。为了构造这种适合于自测试(以下简称BIST)的改进的扫描森林结构,我们使用了三项技术：一种扫描触发器平衡分组策略、一种新的扫描树结构和一种新的扫描输入信号号处理办法。大量的实验结果表明,该方法与传统的基于扫描自测试方法相比,能获得更高的故障覆盖率。同时,改进的扫描森林结构相比于原始的扫描森林结构,能大幅度 减少集成电路芯片的面积开销。     

A Mixed-Mode BIST Scheme Based on Folding Compression

In this paper a new scheme of mixed mode scan-based BIST is presented with complete fault coverage,and some new concepts of folding set and computing are introduced.This scheme applies single feedback polynomial of LFSR for generation pseudo-random patterns as well as for compressing and extending seeds of folding sets and an LFSR, where we encode seed of folding set as an initial seed of LFSR .Moreover these new techniques are 100% compatible with scan design .Experimental results show that the proposed scheme outperforms previously published approaches based on the reseeding of LFRSRs.     

基于边界扫描的存储器BIST技术

近年来,随着信息化装备复杂度的增加和现场级快速测试诊断需求的增加,迫切需要基于边界扫描的BIST技术;在这种应用模式中,基于边界扫描的BIST技术能解决现场级快速测试诊断需求;存储器在板级模块上经常使用,其BIST是板级BIST的重要组成部分;文章紧密联系应用需求,并以工程应用作为参考目标,提出了一种易于实现的基于两级移位"1"算法的SRAM簇测试算法,该算法在保证测试安全的前提下能够实现所有可检测故障的100%覆盖,并给出了基于该测试算法的SRAM簇测试BIST架构。     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.     

用于k测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA)，来构造产生测试向量对的BIST模块。实验证明，该方法用于瞬态电流测试是有效的。     

功耗限制下RTL数据通路非扫描BIST方法的延时分析

可测性设计（DFT）方法广泛应用于数字电路测试中．通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级（RTL）数据通路,文献[1]提出了两种功耗限制下非扫描内建自测试（BIST）方法。跟以前的方法相比较,这两个方法取得较短的测试应用时间和较低的测试硬件开销。本文对这两个方法对电路延时的影响进行分析。实验结果表明,在保持同样的测试应用时间和测试硬件开销的前提下,电路的延时有稍微增加。     

约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.     

使用双重种子压缩的混合模式自测试

提出了一种基于扫描混合模式的内建自测试的新颖结构,为了减少确定测试模式的存储需求,它依赖一个双重种子压缩方案,采用编码折叠计数器种子作为一个LFSR种子,压缩确定测试立方体的个数以及它的宽度．这种建议的内建自测试结构是完全相容于标准的扫描设计,简单而具有柔性,并且多个逻辑芯核可以共享．实验结果表明,这种建议的方案比先前所公布方法需要更少的测试数据存储,并且具有相同的柔性和扫描相容性。     

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。     

Scan chain design for shift power reduction in scan-based testing

Test power of VLSI systems has become a challenging issue nowadays.The scan shift power dominates the average test power and restricts clock frequency of the shift phase,leading to excessive thermal accumulation and long test time.This paper proposes a scan chain design technique to solve the above problems.Based on weighted transition metric (WTM),the proposed extended WTM (EWTM) that is utilized to guide the scan chain design algorithm can estimate the scan shift power in both the shift-in and shift-out p...     

一种基于折叠计数器重新播种的确定自测试方案

提出了一种基于扫描自测试的确定与混合模式新方案,这种方案依赖于一个新型的模式生成器,它主要配备一个可编程的约翰逊计数器,称之为折叠计数器。这种新技术首先使用一个小的线性反馈移位寄存器（LFSR）,生成伪随机测试模式测试容易测试的故障,并且获得一个硬故障测试立方集T;其次采用经典的输入精简技术,集合T的测试立方宽度可以被压缩;最终为了能够找出合理的小数目折叠计数器种子,来生成这个确定的测试立方集T,给出了其理论背景和实用算法。试验结果表明,这个所建议的方案与先前所公布的基于线性反馈移位寄存器和约翰逊计数器的重新播种方法相比,具有非常出色的结果。因此它提供了一种有效的、弹性的基于扫描的自测试解。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

应用向量划分的低功耗确定性BIST方法

提出一种能够与LFSR重播种技术结合的确定性向量生成方法,该方法利用扫描向量中的切片重叠来同时减少确定位数目和跳变数目,可大大降低测试功耗和测试存储.在硬件结构中,用一个译码器来生成控制信号.实验结果表明,对于ISCAS89基准电路,采用文中方法能够减少80%左右的跳变,而只需要原始Mintest测试集25%左右的测试数据存储.     

一种低功耗BIST测试方法

通过分析RTL的代码和RTL的故障仿真可得到一组屏蔽向量,将这些屏蔽向量和随机向量应用到门级进行故障测试可提高系统的故障覆盖率并降低测试功耗。本文主要论述了利用RTL的功能信息进行低功耗BIST测试的方法,并通过其在标准电路中的应用阐述实现过程。     

High level synthesis for loop-based BIST

Area and test time are two major overheads encountered during data path high level synthesis for BIST.This paper presents an approach to behavioral synthesis for loop-based BIST.y taking into account the requirements of the BIST scheme during behavioral synthesis processes,an area optimal BIST solution can be obtained.This approach is based on the use of test resources reusability that results in a fewer number of registers being modified to be test registers.This is achieved by incorporating self-testability constraints during register assignment operations.Experimental results on benchmarks are presented to demonstrate the effectiveness of the approach.     

功耗限制下RTL数据通路扫描测试调度方法

本文提出了利用RTL数据通路中的寄存器构造成移位扫描寄存器来测试功能模块的方法,同时提出一种改进的模块调度思想,实现在功耗限制下的测试调度。实验结果表明本文所给出的测试产生算法与调度算法对于由全加器和半加器构成的功能模块具有良好的性能和实用性。     

Enhancing encoding capacity of combinational test stimulus decompressors

While scan-based compression is widely utilized in order to alleviate the test time and data volume problems,the overall compression level is dictated not only by the chain to channel ratio but also the ratio of encodable patterns.Aggressively increasing the number of scan chains in an effort to raise the compression levels may reduce the ratio of encodable patterns,degrading the overall compression level.In this paper,we present various methods to improve the ratio of encodable patterns.These methods are b...     

一种基于轮流扫描捕获的低功耗低费用BIST方法

过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS’89基准电路上进行的实验表明,提出的方案不但降低约(N-1)/N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.     

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等.既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余.实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4％.