一种DC-DC芯片内建可测性设计

DC-DC芯片设计中有许多内部参数需要检测和控制，有限的引脚数目使得直接测试内部参数比较困难. 文中提出一种通用性很强的内建可测性设计方法，在芯片内部设计时只需要增加规模较小的测试电路，就可以在芯片外引脚上测量芯片内部众多的参数.     

双输出DC-DC的内建可测性设计

双路输出的DC-DC:转换器设计中有许多参数需要检测和控制,非常有限的引脚数目使得直接测试内部参数比较困难.本设计大胆采用管脚复用技术,在增加很小内部电路的基础上,设计了一款新颖、实用的双路输出DC-DC的内部测试电路,并经Cadence、Hspiee等EDA软件对设计电路进行仿真,各项指标均符合设计要求,从而完成芯片的可测性设计,并大大缩短了芯片的研制周期,提高了产品利润.     

用于晶元及封装测试的DC-DC内建可测性设计

针对单片DC-DC变换器进行了内建可测性设计。通过控制外围引脚使芯片进入一种特殊的测试状态,利用引脚复用技术,实现对基准电压、振荡频率、导通电阻等多种特性指标的测量。该方法无须外围专用控制结构配合,对于晶元以及封装后的芯片测试全部适用,降低了编程的复杂程度,提高了测试效率。应用于一款TSOT封装的高效电流模同步整流型降压DC-DC变换器中。测试结果表明,内建可测性设计对芯片的正常工作没有任何影响,测试精度满足DC-DC设计要求。     

异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求.文章介绍了基于130 nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现.实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求.     

基于电力线通信芯片可测性设计的研究实现

集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。     

一款百万门缀SOC芯片的可测性设到

本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。     

集成芯片的可测性设计技术

主要介绍了三种可测性设计（DFT）技术,分别是：扫描设计（Scan Design）、边界扫描设计（Boundary Scan Design）和内建自测试设计（BIST）。对于这三种设计技术,分别介绍了其原理和设计过程。     

GPS基带芯片中存储器的可测性设计

GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test,MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计,结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求,设计一次成功.     

数字调谐系统芯片DTSO614的可测性设计

介绍了集成电路可测性设计的概念和分类方法,然后以数字调谐系统芯片DTS0614为例,具体介绍了其中的一种即针对性可测性设计方法,包括模块划分、增加控制线和观察点.最后给出了提高电路可测性的另一种方法--内建自测试方法.     

一种升压式PFM DC-DC转换器的设计

讨论了一种PFM升压式DC－DC电压转称器的设计，重点对其关键的基准电压产生，振荡控制信号产生及比较器设计进行了分析，并采用3μmCOMOS工艺完成芯片的设计。     

系统芯片的可测性设计

系统芯片SoC可以实现一个系统的功能,为了保证系统芯片的功能正确性与可靠性,在它的设计与制造的多个阶段必需进行测试。由于系统芯片的集成度高,结构和连接关系复杂,使得对它进行测试的难度越来越大,因此需要采用专门的测试结构。本文对系统芯片的可测性设计以及测试结构的设计方法等进行了介绍和综述。     

卫星导航抗干扰A/D芯片的可测试性设计

ASIC 集成电路设计开发中的瑕疵与电路故障是芯片实现的最大困难,本文详细介绍了基于 130nm 工艺的卫星导航抗干扰 A/D 芯片的可测性设计,并从测试的覆盖率、成本等方面提出了优化改进方案,该方案的测试覆盖率最高可达 99.93%,并缩减了测试时间和成本,该芯片顺利通过量产,证明了可测试性设计的有效性。     

一种新型的应用于DC-DC转换器的斜率补偿设计

在分析峰值电流控制模式DC-DC转换器的稳定性基础上,提出了一种新型的四段式补偿法.该方法是根据输出占空比的大小进行不同程度的斜率补偿.结合所设计的峰值电流控制模式DC-DC转换器对该斜率补偿进行了分析.采用0.5μm CSMC DPDM工艺模型仿真并采用该工艺流片.由仿真和测试结果表明,设计的四段式斜率补偿电路在提高电路性能的同时可以有效地提高了系统的稳定性.     

同步整流降压型DC-DC过零检测电路的设计

同步整流降压型DC-DC工作在不连续电感电流模式(DCM)下会出现的电感电流倒灌现象,这种情况会使得整个系统处于一种超过放状态,从而使系统的效率大幅度地下降。针对这一问题,设计实现了一款电感电流过零检测电路。该电路利用失调电阻抵消同步管关断延迟,达到了快速关断同步管的目的,有效地降低了电流倒灌。且该电路正常工作时的静态电流为5μA,其面积仅有0.005 mm2。采用此电路的一款同步BUCK型DC-DC已在韩国Hynix公司的0.5μm CMOS工艺线投片,测试结果证明过零检测电路效果良好。     

用于DC-DC变换器中稳定性保护模块的设计

针对现代电子系统中预偏置电压保护与电压边际界限的情况,提出了一种应用于DC/DC数字控制芯片的预偏置电压保护与电压边际界限功能模块的设计.利用CPLD验证该模块的正确性,实现了预偏置电压保护与电压边际界限功能.     

一种同步整流DC-DC转换器PWM控制电路设计

设计了一种改进的PWM控制电路,将电流采样电路和PWM比较器归结为一个PWM电流比较器,减少了电路规模。将误差放大器输出与锯齿波斜坡补偿信号叠加,产生叠加输出电流,并通过PWM电流比较器输出一个占空比信号,以控制功率管的通断。电压信号转换为电流信号,从而使控制回路反应速度更快。将PWM控制电路应用于一款BUCK型DC-DC同步整流开关电源稳压器中。HSPICE仿真表明,稳压器输出纹波电压为±4mV,输出电压精度为±1%。