NAND型闪存大容量图像存储器无效块管理

针对NAND型闪存大容量图像存储器存在无效块的问题,提出了一种无效块快速检测与管理算法.在分析闪存写入无效块和非写入无效块的基础上,采用基于CAM的无效块信息分类匹配检测机制.闪存在擦除、写入和读取操作过程中采用CAM和SRAM匹配检测无效块,并存储新增长无效块.另外高速图像写入闪存过程中,提出了基于SRAM数据备份的方法,防止图像数据存储错误.通过搭建基于FPGA的闪存图像存储器硬件平台,实验证明该算法能够在5个系统时钟周期内匹配无效块,能够在3个系统时钟周期内存储新增无效块,能够匹配连续无效块信息,并实现数据备份.     

基于NAND FLASH高速海量存储系统设计

文中以宽带雷达信号记录为背景,介绍了一种基于NAND FLASH的高速海量存储系统的组成机制和设计方案。系统采用NAND FLASH作为存储介质,FPGA作为主控芯片,通过跨LUN流水操作和ECC校验,实现对高速实时数据的可靠存储。并提出一种有效的坏块管理机制,较为高效地完成坏块管理,同时节省了系统资源。实验结果表明,系统可以以600MB/s的写入速率,300MB/s的读取速率稳定工作。为宽带雷达信号的实时记录研制提供了有力的技术支撑。     

基于高速eMMC存储的弹载记录仪设计

弹载记录仪是弹上关键设备,为了可以快速准确地记录弹箭开仓时的加速度及角速度飞行参数,提出一种基于高速eMMC存储的弹载记录仪设计方案。介绍系统的总体硬件架构和软件工作流程,重点研究单块eMMC数据读写的逻辑设计,FPGA与eMMC存储之间的数据传递采用串行的方式进行传输,写入速度为20 MB/s,读出速度为44 MB/s,存储容量为32 GB,实现一种高速读/写、低功耗、集成度高的6通道采集系统。实验表明,这个设计可完整读取到30 000 g的冲击数据。     

易用性评测

全球首款4nsMX400显卡 影雷者511白金版采用了nVIDIAGoforce2 MX芯片;配备了32MB 4ns高速显存;高达200MHz的核心工作频率和183MHz的显存带宽,显存超频可突破270MHz以上,使每条渲染引擎在一个时钟周期里可以处理两个纹理,每个时钟周期的纹理渲染极限数为4个;高达350Mpixels/s的标准填充率、800 Mtexels/s的纹理渲染速度:每秒可处理两千万个三     

NAND Flash高速图像记录压力测试系统

为了测定NAND Flash 图像记录系统的稳定性以及峰值记录速度指标,减少人工测试量,设计了压力测试系统。针对稳定性测试问题,设计了基于指数回归的速度压力模型和基于对数正态分布的测试时长控制模型;针对峰值记录速度测定问题,提出了基于爬山搜索算法和速率二分法的软硬件协同测试方法。基于有效数据占空比机制设计速率软件可调的硬件数据产生器,用爬山算法粗略确定峰值记录速度区间,再用速率二分法逼近峰值记录速度;系统测试报告通过串口和千兆网输出至上位机显示。实验结果表明:测试系统速度压力调整精度可达0.1MB/s;速度压力范围为0~1 600MB/s;回读数据硬件检验无时钟延迟;被测NAND Flash 记录系统挂载8 片SLC NAND Flash 芯片的峰值记录速度为240.12MB/s,在200MB/s 速度压力下,可以连续工作24 h 以上。测试系统架构为通用化设计,可以对其他传输和记录系统进行压力测试。     

新型高速大容量雷达数据记录器设计

提出了一种新型高速大容量雷达数据记录器的设计。为了将有效速度为59MB/s的雷达回波数据流及时、可靠的存储到记录器中,系统逻辑使用了乒乓缓存技术将其分解为两路速度为29.5MB/s的数据流并分别交叉写入两片Flash,这样大大减轻了单片Flash操作时序的压力。同时单片Flash运用了交错式双平面编程和高效的无效块管理,最大化的提高了芯片的写入速度。此数据记录器已经通过了振动、高低温、电磁兼容和冲击等实验,运行可靠稳定,同时已经交付部队使用。     

为专业摄影而生——金士顿Elite Pro CF卡

随着佳能的顶级数码单反相机1D Mark Ⅲ的连拍速度达到了11fps,专业拍摄对存储卡的高速读写能力要求越来越高,金士顿（Kingston）的Elite Pro CF卡便是为满足专业摄影师的需求而生,让连拍的写入速度不再成为瓶颈。Elite Pro CF卡的读取速度达到25MB/s,写入速度达到20MB/s（133X）,最高容量达到16GB,让专业摄影师及玩家们在拍摄和储存RAW、JPEG、TIFF及其他大文件格式的图片时,完全不必有储存容量的顾虑。     

WinCE系统上大容量NAND Flash驱动设计与优化

NAND Flash具有存取速度快、体积小、成本低的特点,适宜作为海量数据的存储设备.本文设计了一种大容量NAND FLASH在WinCE系统上的实现方案.通过动态扇区分配、坏块管理和数据缓存等技术,提高了Flash驱动的安全性、稳定性和读写性能.经过优化后,平均读取速度2Mbyte/s,写入速度3Mbyte1/s.整个驱动通过了微软测试工具CETK(WinCE Test kit)的测试.     

BM3D算法中块匹配模块的架构设计

BM3D（块匹配和3D去噪）算法是目前降噪性能最高的通用图像/视频降噪算法,这种算法利用的视频的空间相关性和时间相关性进行有效的降噪。BM3D算法的第一步是块匹配,但是块匹配的计算量相当大。文中提出了一种用于BM3D算法的块匹配模块的架构,该架构只需要系统频率为98MHz,带宽为177MB/s的硬件就可以实现720＊576的PAL场格式BT656的视频的实时块匹配。     

32G容量300X速度 KINGMAX推出CF卡极品

KINGMAX此次推出了三款32G高容量高速CF卡,速度分别为133X,200X,最高速度达到了300X。 KINGMAX 300X 32GB CF卡产品可以完全满足你对高分辨率影音摄录的苛刻追求,该产品提供双通道数据传输,支持UDMA 0-4控制模式,这些关键的技术优势使其达到了45MB/s的写入速度。     

Fast Inter Mode Decision Algorithm Based on Macroblock Tracking in H.264/AVC Video

We propose a fast macroblock (MB) mode prediction and decision algorithm based on temporal correlation for P‐slices in the H.264/AVC video standard. There are eight block types for temporal decorrelation, including SKIP mode based on rate‐distortion (RD) optimization. This scheme gives rise to exhaustive computations (search) in the coding procedure. To overcome this problem, a thresholding method for fast inter mode decision using a MB tracking scheme to find the most correlated block and RD cost of the correlated block is suggested for early stop of the inter mode determination. We propose a two‐step inter mode candidate selection method using statistical analysis. In the first step, a mode is selected based on the mode information of the co‐located MB from the previous frame. Then, an adaptive thresholding scheme is applied using the RD cost of the most correlated MB. Secondly, additional candidate modes are considered to determine the best mode of the initial candidate modes that does not satisfy the designed thresholding rule. Comparative analysis shows that a speed‐up factor of up to 70.59% is obtained when compared with the full mode search method with a negligible bit increment and a minimal loss of image quality.     

高速光突发模式接收机设计

介绍了一种高速光突发模式接收机。整形电路采用直流耦合跨阻抗前馈式结构。突发同步恢复电路采用一种新颖的固定相位调节振荡器。仿真表明：在传输速率为1．25Gb／s，误码率BER≤10^-9时，接收灵敏度为-25dBm（平均光功率）。最大可接收光功率-1dBm，动态范围可高达24dB，两分组信号保护时间为20ns。对速率为5Gb／s的NRZ突发数据可在10ps之内建立比特同步。     

基于ARM9内核Processor对外部NAND FLASH的控制实现

目前流行的ARM9 CPU中,没有集成NAND FLASH的控制器,可以通过使用NOR FLASH的控制器或者VLIO的控制器,实现对外部NAND FLASH的控制。实测结果显示,用8bI/O的NAND FLASH,在文件系统下读/写的速度为3MB/s,擦除的速度为65MB/s,满足现在流行手持设备对Memory的要求。     

基于USB的GPS数据采集系统

介绍了一种基于USB的GPS数据采集系统软硬件设计方案,以FPGA为该系统的控制核心、CY7C68013为USB接口芯片实现FPGA与上位机之间的数据传输.针对FLASH中的坏块问题,提出了一种FLASH坏块检测及管理方案.采用双缓冲技术,解决了采集系统中的数据丢失问题.该系统实时传输速率达4 Mbit/s,而且可支持更高的传输速度.     

All‐Optical Operation Cycle on Molecular Bits with 250‐GHz Clock‐Rate Based on Photochromic Fulgides

The prototype operation of an ultrafast write–readout–erase–readout cycle of an all‐optical system based on photochromic indolylfulgides is demonstrated. In the employed dye the molecular structure is switched using light of different wavelengths between two thermally stable states to allow binary encoding of information. Non‐destructive readout of the bit states using infrared light completes the scheme of an all‐optical memory. For ultrafast operation femtosecond light pulses are applied and it is demonstrated that two consecutive write/erase processes separated by less than 4 ps still allow the defined readout of the bit state. The short time between the write/erase and readout actions demonstrates that an all‐optical data storage system based on indolylfulgides may be operated at memory clock rates that exceed 250 GHz.     

Digital burst mode clock recovery technique for fiber-optic systems

We present a clock recovery technique for burst mode systems that performs the functions of clock phase recovery, burst synchronization (to determine the first data bit in the burst), and timing alarm generation (to maintain bursts within their designated time slots). The method is based on the use of a correlation algorithm in which the incoming preamble containing a `0 1 0' bit sequence is sampled with multiple clock phases and correlated with stored, time delayed versions of the same sequence. The method was implemented in a 0.7 μm CMOS Application Specific Integrated Circuit (ASIC). Measurements of the phase tracking characteristics over the frequency range of 38 to 90 MHz are presented. Bit error rate measurements made using the device in a burst mode fiber-optic receiver operating at 51.84 Mb/s were also performed, where it was found that the device performed well and was able to perform clock extraction with a penalty of approximately 2 dB with respect to an ideal clock extraction system     

基于Nandflash阵列的高速存储技术

介绍了传统高速存储的实现方式,分析了用Nandflash实现海量存储的优点,实现了基于Nandflash阵列的实时高速存储模块。存储模块采用光纤FC作为数据输入端,在FPGA控制下实时存储到Nandflash阵列中,并将存储的数据通过CPCIE总线下传给其他模块作实时或事后分析、判读、处理、回放。实验结果表明,基于Nandflash的存储阵列,存储速度可达到900MB/s以上,满足高分辨率高帧频CCD相机及SAR成像存储需求。     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。