基于BIST的NoC系统通信架构测试研究

随着片上网络(network-on-chip,NoC)体系的发展,片上网络系统的测试成为不可或缺的一部分;对NoC系统的通信架构测试研究,运用多播的方式建立片上网络通信的测试模型,创新性的把内建自测试(build-in self test,BIST)技术和改进型的MATS++算法相结合,完成对NoC系统的通信架构测试;采用Verilog语言完成测试模型的设计,并且在基于FPGA的NoC系统平台上实现了对NoC系统的通信架构的测试;实现结果表明该测试方法在面积开销增加少于4%的情况下,不仅实现了100%的故障覆盖率,而且将测试时间降低到35.2ms。     

基于ARM和FPGA的NoC资源网络接口驱动设计与实现

将ARM处理器作为NoC系统中的一个资源节点,设计了资源网路接口,基于Linux操作系统的基础上,编写了FPGA设备的驱动程序。在典型的3×32DMesh结构的NoC系统中进行了测试,结果表明该设计实现了ARM处理器资源节点和NoC系统中其他IP核数据的高速、可靠传输。     

基于微控制器的嵌入式边界扫描解决方案

为了解决电路板快速诊断维修问题,嵌入式测试正以全新的概念成为板级电路测试的研究方向;嵌入式测试性设计,是将自动故障检测和诊断功能内置于电路板中,利用嵌入式测试控制器,在UUT内部实现故障检测;边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌人式测试方法,成为板级乃至系统级故障检测的新发展方向;文章首先概述了嵌入式边界扫描技术,然后提出了一种基于微控制器的嵌入式边界扫描解决方案,阐述了嵌入式边界扫描的数据生成技术,最后以数字IO电路板为对象进行了测试性设计与验证,并给出结论;总体上,嵌入式测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本。     

基于NoC的多核分布式操作系统

采用主从控制方式和消息传递通信相结合的非均衡设计方法,设计基于片上网络(NoC)的多核分布式操作系统。在该系统中,主控节点通过资源池统计全局资源信息,利用运行时任务调度完成相关任务分派。从节点以异步统计模式反馈资源信息,并使用虚拟内存技术实现并行应用子进程的创建、加载和执行。测试结果表明,该系统能有效支持基于消息传递接口的并行程序的调度、加载及执行。     

基于边界扫描的BIST技术

近年来,随着信息化武器装备复杂度的增加和现场级快速测试诊断需求的增加,迫切需要基于边界扫描的BIST技术;在这种应用模式中,基于边界扫描的BIST技术能解决现场级快速测试诊断需求,测试结果仅需给出板卡是否有故障而不需要定位具体的故障,如果板卡有问题,将板卡送到基地采用基于边界扫描的ATE技术进行详细的故障定位和维修操作,即基于边界扫描的BIST技术解决故障检测问题,而基于边界扫描的ATE技术解决故障隔离问题;文章紧密联系应用需求,并以工程应用作为参考目标,从技术体系上研究基于边界扫描的BIST技术,并给出了边界扫描互连测试最优BIST架构。     

支持SVF的边界扫描测试系统的设计与实现

边界扫描技术是一种完整的、标准化的可测性设计方法,它提供了对电路板上器件的功能、互连等进行测试的新途径.本设计实现了一种能够自动生成SVF测试图形的边界扫描测试系统,然后利用该系统进行了PCB板级的扫描链完整性测试和芯片互连测试,测试结果分析表明系统可以检测出被测对象的故障类型.     

一种嵌入式边界扫描测试数据压缩及合成方法

随着嵌入式测试概念的产生,边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌入式测试方法,成为板级乃至系统级故障检测的新研究方向;嵌入式边界扫描是电路板级故障检测的必然发展趋势;文中首先介绍了嵌入式边界扫描技术,然后提出了一种嵌入式边界扫描测试数据压缩及合成方法,阐述了嵌入式边界扫描的数据生成及下载,最后以某数字电路板为对象进行了嵌入式边界扫描测试验证,并给出结论;总体上,嵌入式边界扫描测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本.     

基于IEEE1149.1标准的边界扫描控制器的设计

为克服传统基于PC机的边界扫描测试系统所具有的独立性差,测试速度慢等缺点,从IEEE1149.1标准及边界扫描测试的功能需求入手,将边界扫描测试技术与SOPC技术相结合,提出了一种灵活、高效的嵌入式系统解决方案;该方案从IEEE标准及边界扫描测试的功能需求入手,设计了边界扫描测试系统的核心--边界扫描控制器,论文对该控制器的设计是采用自顶向下的模块化设计思想,VHDL语言描述实现;并将该控制器嵌入在具有Nios软核CPU的FPGA上,提高了系统设计的灵活性及边界扫描测试的速度;仿真结果表明该设计方案是正确可行的.     

基于超立方体拓扑结构的NoC测试规划研究

为了优化测试时间,提高片上网络(NoC)资源内核的测试效率,结合NoC测试特点,提出一种基于超立方体拓扑结构的NoC测试规划优化方法。该方法针对超立方体结构自身优势设计一种具有部分自适应能力的E-cube路由算法,增加测试过程中对路由节点和通信链路的利用率;通过引入混度序列和压缩因子对粒子算法进行改进,增加种群多样性。在ITC’02国际标准电路测试集上进行对比实验,结果表明,与其他方法相比,该方法测试时间最大优化率可达17.38%,有效缩短了测试时间。     

基于边界扫描的电子系统故障诊断技术研究

电子系统的发展对其测试与故障诊断提出了更高的要求;边界扫描技术为芯片级、电路板级以致系统级测试提供了一套高效的标准化手段,但其应用也增加了电路的复杂性;以某电路板级系统为原型,进行了基于边界扫描的测试设计,构建了边界扫描测试系统;将贪婪策略应用于测试性优化设计中,通过置换简化、定性分离等方法,综合权衡设计复杂性和测试性改善;在互连测试实验中得到的结果与注入的故障模型相符,说明利用边界扫描机理能够准确地定位故障,得到了预期结果。