航空发动机FADEC系统双机时钟级同步技术研究

随首航空发动机控制技术的发展,全权限数字电子控制（FADEC）系统的可靠性设计变得越来越重要;在FADEC系统中,同步设计对于提高航空发动机全权限数字式电子控制器的可靠性具有重要的意义;为了解决如何在FADEC系统中实现双机时钟缓同步设计,简要的分析了应注意的问题;随限介绍了设计中采取软硬件相结合来同步两计算机实时时钟的基本方法,在实践中证明了该方法是行之有效的。     

可靠性分布式仿真时钟同步通信协议的研究与实现

针对硬件式冗余容错系统的可靠性测评问题,提出了分布式仿真的思想;基于该思想进行可靠性的评估和预测,提供了并行工作的优越性和灵活性;并重点介绍了分布式仿真系统设计中至关重要的时钟同步通信协议的设计与实现过程,包括分布式仿真的可靠性模型、时钟包的格式以及时钟同步算法等。     

可靠性公布式仿真时钟同步通信协议的研究与实现

针对硬件式冗余容错系统的可靠性测评问题,提出了分布式仿真的思想,基于该思想进行可靠性的评估和预测,提供了并行工作的优越性和灵活性,并重点介绍了分布式仿真系统设计中至关重要的时钟同步通信协议的设计与实现过程,包括分布式仿真的可靠性模型、时钟包的格式以及时钟同步算法等。     

核电站DCS系统数字通信网络的时钟同步研究

随着核电二代加或三代机组中全数字化（DCS）控制系统的应用,以网络交互技术为基础的数据通讯成为DCS系统核心组成。DCS系统时钟网络为数据处理及显示系统、电厂控制系统和汽轮机控制系统等核电站众多仪表设备提供授时服务,因此数字通信网络的时钟同步对电厂安全稳定运行尤为重要。结合某核电站DCS一层时钟跨年跳变导致电站计算机信息和控制系统（KIC）历史曲线记录不更新的事件处理,研究了数字通信网络的同步模式和数字通信中网络时钟滑动。通过研究,探索改进时钟授时系统提高可靠性的方法,对现役核电厂授时系统的改造和新建核电厂授时系统的设计有良好的指导作用。     

基于FPGA的高精度同步时钟系统设计

介绍了精密时钟同步协议（PTP）的原理。本文精简了该协议,设计并实现了一种低成本、高精度的时钟同步系统方案。该方案中,本地时钟单元、时钟协议模块、发送缓冲、接收缓冲以及系统打时标等功能都在FPGA中实现。经过测试,该方案能够实现ns级同步精度。该方案成本低,并且易于扩展,非常适合局域网络时钟同步的应用领域。     

基于全球定位系统的高精度事件顺序记录系统

为了满足事件顺序记录（SOE）系统数百微秒级分辨率的要求,系统必须实现精确到微秒级的全局时钟同步。通过对现有同步方法的评估并对时钟同步过程误差产生原因的着重分析,利用全球定位系统（GPS）信号为时间源的网络时钟协议（NTP）校时服务器,提出了一种基于改进NTP服务器同步法和1PPS秒脉冲同步法相结合的新方法。新方法利用先进的NTP服务器同步全局秒时钟,消除控制站间时钟误差,并解决同步过程中出现的“跨秒”问题;用1PPS秒脉冲同步毫秒计数器时钟,消除现场可编程门阵列（FPGA）晶振累积误差。该方法实现简单,同步精度高,系统稳定性好。使用该同步方法实现的SOE系统分辨率达0.5ms,并成功应用于某火电厂汽轮机保护装置。     

仿真系统中的时钟同步算法

研究当前仿真系统中的时钟同步问题和网络时间协议（NTP）。在NTP的基础上通过引入“主从服务器”模式、客户端时间推进和事件注册机制,实现一种适用于分布式仿真系统的、具有较高精度的软件时钟同步算法,给出同步系统的设计和实验方案。根据对实验数据的分析,验证该算法是一种简单有效的高精度时钟同步算法。     

星载FPGA混合时钟域设计

设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域,对混合时钟域可靠性设计中的关键问题,如资源降额、时序冗余、布局布线等,做了深入研究,提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案,并在实际工程中验证了方案的可行性和可靠性。     

异步环境中基于时钟精度差的时钟同步

在异步通信模型的基础上，提出了一个基于时钟精度差的时钟同步策略，并给出了一个完整的系统模型，研究的重点有3个方面：（1）在时钟同步过程中使用单向信息传输策略，可以有效地减少网络负载；（2）客户机使用本地节点的时间信息和来自于参考时钟的时间戳信息构造一个线性数学模型，并获得本地时钟与参考时钟的运行精度差；（3）根据本地节点计算出的时钟精度差，构造一个自适应的容错模型，能够保证当本地节点与参考节点的连接出现故障时，本地的时钟同步系统还能够正常工作。该文不仅给出了一个详细的数学模型，而且还在实际的Internet环境中进行了模拟试验，取得了满意的结论。     

分布式数据采集系统中的时钟同步

在高速数据传输的分布式数据采集系统中,各个组成单元间的时钟同步是保证系统正常工作的关键。由于系统工作于局域网,于是借鉴了IEEE1588时钟同步协议的原理,设计出简易、高效的时钟同步方案,并在基于局域网的分布式数据采集系统中实现微秒级的精确同步。鉴于方案的高可行性和高效性,可将其推广到其他分布式局域网系统中。     

玻璃图像实时采集与同步技术研究

分布式的多目视觉在线检测系统中如何解决图像采集与处理时的同步问题是一个关键任务。对玻璃质量在线检测系统中图像实时采集时的同步问题、分级打标与图像采集的同步问题进行了研究。采用光电编码器与外部同步器实现了多台线阵CCD相机的同步图像采集;采用SNTP同步协议,并通过外部时钟同步信号与软件时钟同步相结合的方法实现了分布式检测系统中的时钟同步;实现了玻璃检测中的图像采集与打标分级处理之间的帧同步与版同步,分析了作为同步信号的帧周期信号与版周期信号,判定玻璃切割的落刀信号（版周期信号）具有更高的优先级。该技术研究已经成功应用于工业现场。     

一种高速同步时钟分配系统的设计

介绍了一种基于AD9958的双通道高速同步时钟分配系统的设计,重点讨论了系统中影响时钟质量的各种因素,包括设计中与信号质量关系密切的滤波器设计,以及高速信号完整设计中的端接和阻抗控制等.     

位同步时钟提取电路的设计与实现

该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中，整形电路利用滞回比较器，提高系统的抗干扰能力；高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题，提高了提取时钟的准确性和稳定度。通过测量，提取的位同步时钟误差小于1%，且其抖动小于一个位同步周期的10%。     

Vector transfer by self-tested self-synchronization for parallelsystems

Communications between processing elements (PEs)in very large scale parallel systems become more challenging as the function and speed of the PEs improve continuously. Clocked I/O ports may malfunction if data read failure occurs due to clock skew. There are many drawbacks in global clock distribution utilized to reduce the clock skew. This paper addresses a self-tested self-synchronization (STSS) method for vector transfer between PEs. A test signal is added to remove the data read failure. The advantages of this method are: very high data throughput, less power consumption in clock distribution, no constraints on clock skew and system scale, easy in design, less latency. A failure zone concept is used to characterize the behavior of storage elements. By using a jitter injected test signal, a robust vector transfer between PEs with arbitrary clock phases is achieved and the headache problem of the global synchronization is avoided     

基于卫星信号实现高精度时钟的设计

高精度时钟是通信网时间同步的基础,介绍了接收卫星导航定位系统的定时信号,校正本地晶振的输出,实现高精度时钟的设计方法。从高精度时钟的总体设计、硬件设计,针对硬件实现的关键技术展开阐述,按照ITU-T G．811标准的表征频率精确度和稳定度进行了测试,测试结果分析完全满足标准要求的指标。     

面向安全关键嵌入式系统的时钟同步设计

为了满足安全关键性实时嵌入式系统对实时行为正确性和确定性的要求,本文应用ETSEC网络控制器的硬件时间戳特性, ReWorks嵌入式实时操作系统的实时特性,结合IEEE 1588精密度时钟同步协议,设计并实现了一个面向安全关键性领域的时钟同步系统原型.其同步精度达到100纳秒以内,并通过软件插桩测试和验证了该时钟同步系统的正确性和精度.     

一种全数字锁相环的设计与应用

介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差。对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求。     

基于SNTP同步模型的时钟同步系统

使用ORBUS作为开发平台,以CORBA时间服务的已有同步模型作为开发基础,试图在局域网内实现时钟同步系统.在分析影响同步精度和系统性能因素的基础上,设计并实现了SNTP同步模型.在局域网环境中的系统测试表明,时钟同步系统可将同步时间误差范围由原来的5毫秒缩短至1毫秒以内,达到了系统的预期设计要求.