面向OFDM应用的低硬件开销低功耗64点FFT处理器设计

在基于正交频分复用(Orthogonal Frequency Division Multiplexing,OFDM)的无线系统中,快速傅里叶变换(Fast Fourier Transform,FFT)作为关键模块,消耗着大量的硬件资源。为此,针对于IEEE802. 11a标准的无线局域网基带技术,提出了一种低硬件开销、低功耗的基-24算法流水线架构FFT处理器设计方案。在硬件实现上,采用单路延迟负反馈(Single-path Delay Feedback,SDF)流水线架构;为了降低硬件资源消耗,基于新型的改良蝶形架构利用正则有符号数(Canonical Signed Digit,CSD)常数乘法器替代布斯乘法器完成所有的复数乘法运算。设计采用QUARTUS PRIME工具进行开发,搭配Cyclone 10 LP系列器件,编译结果显示该方案与其他已存在的方案相比,至少节约硬件成本25%,降低功耗18%。     

An efficient pipelined architecture for real-valued Fast Fourier Transform

Real-valued Fast Fourier Transform (FFT) plays an important role in today’s digital world because of the fact that most of the signals contain real values. The FFT computation of real signals using conventional techniques requires more hardware space with high power consumption, which is the most important task for a researcher while designing VLSI architectures. This can be eradicated by clearly analysing the symmetric property of the real-valued signals. In this paper, we have adopted the symmetric property and designed an efficient pipelined architecture for 16-point DIF FFT. The pipeline scheme reduce the processing time at the cost of some registers and in order to contribute efficiently for power reduction we have modified the complex multiplier with reduced internal real multipliers which are in turn replaced by an modified canonic signed digit multiplier (CSDM) with resource-sharing technique. The complete module is synthesised and simulated using Xilinx ISE 14.1 with the target device is Virtex-5 xc5vlx110T. The experimental results verify that our implemented design is more efficient in terms of speed, area and power when comparing with similar works.     

An Area-Efficient Design of Variable-Length Fast Fourier Transform Processor

Fast Fourier transform (FFT) plays an important role in the orthogonal frequency division multiplexing (OFDM) communication systems. In this paper, we propose an area-efficient design of variable-length FFT processor which can perform various FFT lengths of 512/1,024/2,048/4,096/8,192 points used in OFDM-based communication systems, such as digital audio broadcasting (DAB), digital video broadcasting-terrestrial (DVB-T) and digital video broadcasting-handheld (DVB-H). To reduce computational complexity and chip area, we develop a new variable-length FFT architecture by devising a mixed-radix algorithm that consist of radix-2, radix-2² and radix-2/4/8 algorithms and optimizing the realization by substructure sharing. Based on this architecture, an area-efficient design of variable-length FFT processor is presented. By synthesized using the UMC 0.18 μm process, the area of the processor is 2.9 mm² and the 8,192-point FFT can be performed correctly up to 50 MHz with power consumption 823 mW under a 1.8 V supply voltage.

宽带自适应OFDM系统中可伸缩FFT处理器的设计和实现

基于Radix-22 SDF(single-path delay feedback)的蝶形运算结构设计了一个级数在64、256、1024、2048之间可选的可伸缩FFT(Scaleable FFT)处理器,以较少的硬件规模满足了宽带自适应正交频分复用(OFDM)传输系统子载波数目可变、数据流量高、低处理延迟、设置灵活的处理要求.文中还针对输入OFDM信号的波形分布特性,仿真分析了该FFT处理器在采用不同的中间处理字长和旋转因子量化字长时其输出信噪比和所占用逻辑单元数目的变化,并据此合理选择了实现参数,在性能提高的同时有效减少了其硬件规模.     

超高速全并行快速傅里叶变换器

设计和实现超高速快速傅里叶变换器(FFT)在雷达与未来无线通信等系统中具有重要意义。该文提出首个全并行架构的FFT处理器,其避免了复杂的路由寻址以及数据访问冲突等问题,基于较大基进行分解降低运算复杂度。由于旋转因子已知和固定,大量的乘法转化为了定系数乘法。同时由于采用了串行的计算单元,在达到全并行结构的高速度同时硬件复杂度相对较低;所有的硬件计算单元处于满载的条件,其硬件效率能达到100%。根据实际的实现结果,所提出的512点FFT处理器结构能够达到5.97倍速度面积比的提升,同时硬件开销仅占用了Xilinx V7-980t FPGA 30%的查找表资源与9%的寄存器资源。     

FDM调制解调中高速（I）FFT硬件设计

提出了一种64点，512点和1024点（I）FFT（（逆）快速傅里叶变换）的硬件实现方法，适合应用在正交频分复用（OFDM）系统中，实现时采用了16位精度的复数来表示输入输出数据。该算法在运算过程去除了所有的乘法器在运算过程中没有使用乘法器，使得运算速度得到较大地提高。     

采用异步实现的快速傅里叶变换处理器

介绍一种采用异步实现结构的快速傅里叶变换处理器,该处理器的控制采用本地握手信号取代传统的系统时钟。给出了处理器中异步加法器的电路结构,设计了一个采用Booth译码Wallace tree结构的异步乘法器。通过对一个8点的异步快速傅里叶变换处理器进行电路仿真,得到该处理器完成一次变换的平均响应时间为31.15 ns,仅为最差响应时间42.85 ns的72.7%。可见,采用异步方式的快速傅里叶变换处理器在性能方面较同步处理器存在优势。     

一种分数阶傅里叶变换快速算法的研究

介绍了分数阶傅里叶变换的定义,接着提出了一种分数阶傅里叶变换的快速算法,其中分数阶傅里叶变换快速算法分三步进行:线性调频信号乘法,线性调频信号卷积,另一个线性调频信号乘法,从而利用FFT来计算FRFT。这种算法思想直观,结果与连续FRFT的输出接近。最后用具体的信号作了计算机仿真,并给出Matlab仿真结果图。     

基于FPGA的24点离散傅里叶变换结构设计

基于Good—Thomas映射算法和ISE快速傅里叶变换IP核,设计了一种易于FPGA实现的24点离散傅里叶变换,所设计的24点DFF模块采用流水线结构,主要由3个8点FFT模块和1个3点DFT模块级联而成。并且两级运算之间不需要旋转因子,整个DFF模块仅仅需要14个实数乘法器,布局布线后仿真工作时钟频率可达200MHz。首先根据Good—Thomas算法将并行的24路输入信号分成3组,每组8路信号,并进行并／串转换,得到3路串行信号;其次。将3路串行信号分别输入至3个FFrIP核模块进行8点FFT运算;然后,将上述3个FFrIP核模块同一时刻输出的3路信号进行3点DFF变换;最后,将得到的3路并行输出信号分别进行串／并转换,得到24路DFF输出信号。此外,设计的24点DFT结构还具有很好的扩展性,通过修改FFTIP核变换点数参数便可实现长度N=3×2^N点DFT。     

改进的截断乘法器及其在快速傅里叶变换中的应用

针对截断乘法器在进行补码运算时有较大的误差,提出了一种改进算法,即将乘数、被乘数均左移一至二位,经截断乘法器运算得到的乘积再右移相应的位数,则能有效减小误差,且误差小于标准乘法器采用截断运算时的误差,而面积约为标准乘法器面积的７０％。同时讨论了该算法在硬件ＦＦＴ中的应用,当输入信号分别是纯正弦信号和白噪声中的正弦信号情况时,仿真结果证明能够得到正确的幅谱。     

基于分数傅里叶变换的OFDM的联合定时和频率同步

In this paper a joint timing and frequency synchronization method based on Fractional Fourier Transform (FrFT) is proposed for Orthogonal Frequency-Division Multiplexing (OFDM) system. The combination of two chirp signals with opposite chirp rates are used as the training signal, the received training signal with timing and frequency offset is transformed by FrFT and the two peaks representing two chirps in FrFT domain are detected, then the position coordinates of the two peaks are precisely corrected and substituted into an equation group to calculate timing and frequency offset simultaneously. This method only needs one FrFT calculation to implement synchronization, the computational complexity is equal to that of FFT and less than that of correlation or maximum likelihood calculation of existing methods, and estimation range of frequency offset is large, greater than half the signal bandwidth, while the simulation results show that even at low SNR it can accurately estimate timing and frequency offset and the estimation error is less than that of existing methods.     

基于小波变换和快速傅立叶变换的电网谐波分析

谐波分析是谐波治理和研究谐波问题的基础。文中介绍了一种将小波变换和快速傅立叶变换结合起来的谐波分析方法,给出了电能质量信号突变点的确定公式,并对三相全控桥式整流电路产生的谐波电流进行仿真分析,得出了采用这种方法能够分别检测出扰动信号的起止时刻,也能够分析各次谐波的幅值和相角的结论。     

分数阶傅立叶变换OFDM系统自适应均衡算法

由于子载波间干扰(ICI)的影响,传统OFDM系统均衡方法在快速衰落的信道环境下性能有较大下降.本文提出了一种基于分数阶傅立叶变换的OFDM系统自适应均衡方法,它用分数阶傅立叶变换代替傅立叶变换进行子载波调制与解调,同时在分数阶傅立叶域对接收信号进行自适应均衡.文中给出了最优分数阶傅立叶变换阶次的选取方法,和分数阶傅立叶域最小均方算法的步骤.分析和数值仿真结果表明,最优分数阶傅立叶域的自适应均衡算法较传统频域方法有更好的均衡效果,并且复杂度不高.     

一种基于短时傅里叶变换的OFDM时间同步方法

该文提出了一种基于短时傅里叶变换的OFDM符号同步方法。该方法通过短时傅里叶变换得到OFDM信号的二维幅度谱,并提取其中的周期平稳时频结构信息,估计出OFDM符号的无ISI时间区间,并选取该区间的最佳位置作为OFDM符号起始位置估计。仿真结果表明:该方法相对于常规的时间相关算法能有效地对抗低信噪比环境。     

快速傅立叶变换辅助设计数字低通滤波器

详尽讨论了快速傅立叶变换(FFT)应用于有限冲击响应(FIR)数字低通滤波器(DLPF)的设计和分析方法.应用FFT算法,将理想DLPF幅频特性转换到变换域,获得其变换域序列;设计窗函数对该序列开窗,获得FIR有限序列;应用快速傅立叶逆变换(IFFT)对其进行变换,获得相应窗函数可实现DLPF幅频特性.结果发现,FFT算法可获得与传统卷积算法相同的结果;不需要推算窗函数的频谱解析表达式;可以处理Kaiser窗等变换域解析式复杂、频域解析式难以精确求解的窗函数设计与分析.与传统的卷积分析法相比,FFT不仅算法简单、灵活,而且处理能力强,是分析FIR DLPF设计的有力工具.     

混合基可重构FFT处理器的设计与实现

本文提出了一种新型混合基可重构FFT处理器,由支持基-2/3FFT的新型可重构蝶形单元和多路并行无冲突的存储器组成,实现了FFT过程中多路数据并行性和操作的连续性.本设计在TSMC28nm工艺下的最高频率为1.06GHz,同时在Xilinx的XC7V2000T FPGA芯片上搭建了混合基FFT处理器硬件测试系统.对混合基FFT处理器的FPGA硬件测试结果表明,本设计支持基-2、基-3和基-2/3混合模式FFT变换,且执行速度达到给定蝶乘器数量下的理论周期值,对单精度浮点数,混合基FFT处理器可提供10-5的结果精度.     

一种基于傅里叶变换和信道估计的脉冲噪声消除方法

对受到脉冲噪声干扰和未受到脉冲噪声干扰的DVB-T信号分布进行了统计、分析和比较,在此基础上结合正交频分复用符号的快速傅里叶变换和信道估计,提出了一种脉冲噪声频域消除的实现机制,最后对这种实现机制进行了仿真测试,证明了其有效性.     

Optimized Pipelined Fast Fourier Transform Using Split and Merge Parallel Processing Units for OFDM

Wireless Personal Communications - This paper presents a new optimized design to implement Fast Fourier Transform in orthogonal frequency division multiplexing for real valued signals. The proposed...     

OFDM中的FFT模块设计及其FPGA实现

提出了一种适用于OFDM系统FFT模块的FPGA实现方法。用硬件描述语言Verilog HDL进行了描述,用ISE6．2i工具完成了设计的输入、综合及布局布线,并用Xilinx SpartanⅡFPGA进行了验证。结果表明,所设计的FFT模块在精度和资源上达到了预期目标,具有简单、高效的特点,可以满足某些OFDM系统的需求。