单片多处理器系统中交叉开关的设计与实现

单片多处理器是业界公认的提高计算性能的有效方法,现已成为微处理器体系结构一个不可避免的趋势;以32位RISC微处理器"龙腾R2"的结构为基础,采用MPC107作为桥接芯片连接并控制处理器核、PCI总线和主存等外部功能单元,对多核微处理器问的互联结构这一关键技术进行了研究分析;设计了一种基于交叉开关的不完全对称多处理器系统结构模型,主控单元采用优先级调度仲裁算法处理资源争用,并通过软件仿真及FPGA平台验证了四核互联的交叉开关设计思路正确性.     

龙芯3号互联系统的设计与实现

龙芯3号的互联结构设计采用了一种基于二维Mesh的可伸缩分布式多核结构,可为芯片级、主板级和系统级的互联提供统一的拓扑结构和逻辑设计.龙芯3号的对外接口采用扩展的HyperTransport协议,既可以用于连接IO,又可以实现多芯片的互联.在龙芯3号的互联结构中还设置了软件路由配置机制,可以在板级直接构筑中等规模的CC-NUMA系统和更大规模的NCC-NUMA系统,提供高效的通信机制.介绍了基于龙芯3号的多处理器系统互联架构.采用了双层可伸缩互联结构:片内由二维Mesh连接多个结点.结点内由交叉开关连接多个处理器核和二级缓存模块.片间无需额外硬件支持即可通过支持缓存一致性的HyperTransport接口实现16核的多处理器系统.利用层次化目录技术,龙芯3号还可以支持更大规模的多处理器系统.龙芯3号的互联架构为搭建简洁、高效、灵活、高度可扩展的共享存储多处理器系统提供了有力支持.     

多处理器系统可扩展性的研究

随着高度集成的处理器和存储器芯片半导体工艺技术的高速发展,多处理器系统已成为设计并行计算机体系结构的关键技术。本文研究多处理器系统带宽、时延、成本和物理的可扩展性,分析多处理器系统扩展的关键技术,最后给出可扩展的多处理器系统设计方案,并指出其将来的研究方向。     

基于信号处理系统的接口芯片的设计

新型嵌入式系统采用基于交叉开关的互连模式,用于系统互连的交叉开关是以RapidIO协议为核心的。Ra-pidIO协议是一个点对点的,包交换的协议。通过对RapidIO协议的研究,掌握了实现该协议的关键技术,并使用Xilinx公司的FPGA(可编程门阵列)芯片实现了基于RapidIO核的终端设备,并通过软件仿真和硬件实验系统对其功能进行验证。     

龙芯2E多处理器芯片组的设计与实现

提出了一种面向高性能计算机的多处理器芯片组的设计,其主要特点是支持多处理器通过芯片组和交换芯片两级互连,全局地址空间和多处理器同步支持。给出了芯片组的组成结构、设计原则和关键技术,设计并实现了基于龙芯2E处理器的多处理器芯片组。目前,已采用FPGA平台对该芯片组进行验证和测试,以该芯片组为核心的四处理器原型系统完成B IOS引导和操作系统运行,经过实测处理器的访问请求通过芯片组延迟小于0.5μs,芯片组内处理器通信带宽达到500 Mbps。     

异构多处理器系统Cache一致性解决方案

SoC技术的发展使多个异构的处理器集成到一个芯片成为可能,这种结构已成为提高微处理器性能的重要途径.与传统的多处理器系统一样,Cache一致性问题也是片内异构多处理器系统必须首先解决的问题.本文在分析Cache一致性问题的基础上,对采用不同监听协议的多处理器的集成,以牺牲简单的硬件为代价来完成一致性协议的转化.将此方法并入多处理器芯片封装内来管理,可保证在异构多处理器系统中数据的一致性.     

多处理器芯片组中PCI桥控制器的设计与实现

分析了多处理器芯片组内通信和PCI通信的特点,设计并实现了在切入通信机制下的PCI桥控制器,该控制器在FPGA布局布线后可以达到66 MHz,有效隐藏PCI协议中的突发传送和读延迟机制给多处理器切入通信带来的性能损耗。该控制器已稳定运行在龙芯多处理器系统中。     

基于FPGA的RapidIO核接口芯片的设计和实现

新型嵌入式系统采用基于交叉开关的互连模式，用于系统互连的交叉开关是以RapidIO协议为核心的。RapidIO协议是一个点对点、包交换的协议。通过对RapidIO协议的研究，掌握了实现该协议的关键技术。使用Xilinx公司的FPGA(可编程门阵列)芯片实现基于RapidIO核的终端设备，并通过软件仿真和硬件实验系统对其功能进行验证。     

单芯片多处理器的性能优势

本文以一个面积为300mm^2左右的芯片设计为目标,描述了三种不同的芯片结构：一种超标量结构,两种单芯片多处理器结构。模拟结果表明,由于超标量技术本身的局限性,单芯片多处理器结构相对于超标量结构具有明显的性能优势,对并行性的开发更加有效。     

在DSP处理器上并行实现ATR算法

介绍了由DSP芯片构成的多处理器并行系统的结构和性能以及在多处理器并行系统上并行实现ATR算法需要考虑的主要问题,着重研究了在指令级并行DSP处理器上实现ATR算法的并行化软件开发方法,对ATR算法的实用化和工程化具有重要的参考价值。     

面向高性能计算的芯片组参数优化研究

介绍了一种面向高性能计算的芯片组,在设计和实现的基础上抽象出信道和交叉开关的环境参数,围绕高性能计算的通信特征分析了测试模型参数,并给出与性能评价相关的各个参数;建立了硬件FPGA测试平台和软件仿真环境,测试并分析了芯片组各环境参数对通信延迟和带宽的影响,总结出面向高性能计算的芯片组应尽量提高每次交易的传输粒度,确定了其信道参数.     

从1394 VHDL代码移植看FPGA设计

通过从基于FPGA设计的1394物理层芯片与链路层芯片合并为一个FPGA芯片且由双端口升为三端口的VHDL代码移植过程，介绍1394芯片基本原理和移植中所产生的问题解决办法，阐述FPGA芯片设计的代码规范化的重要性以及一些基本技巧。     

嵌入式双PentiumⅢ单板的高速PCB设计

介绍了基于Intel 440BX芯片组双Pentium Ⅲ系统主板的高速PCB设计，针对系统电源、时钟、处理器总线、内存总线等方面的设计，分析了高速PCB布线中应该注意的一些要点及硬件设计规范。     

一种基于FPGA实现的高速多路交换开关

多路交换开关是高性能交换部件的核心。本文描述了基于Xilinx公司Virtex-Ⅱ系列FPGA的特点设计和实现的一种高速多路交换开关,它由输入信道组织、内部无阻塞crossba r交换和仲裁调度器三部分组成。仲裁调度器的设计是多路交换开关的关键,申请和仲裁许可的完成时间关系到整个实现的综合频率和性能。我们提出一种改进的行波流水仲
裁器设计,它公平有效,工作频率达到135MHz,在实际应用中效果良好。     

The Blackford Northbridge Chipset for the Intel 5000

The Intel 5000 is a shared-memory, symmetric dual-processor system based on the energy-efficient, high-performance Intel core 2 dual- and quad-core processors. A key component is the northbridge, which interconnects processor, memory, and I/O interfaces. The Blackford northbridge chipset provides multicore processor support and platform-level features and technologies. In this article, we describe the Intel 5000 component architecture, focusing on the BNB chipset and its main interfaces. We also describe the chipset's key innovations, which help define new standards of function, performance, and feature set in the dual-processor segment.     

TMS320C6678多核DSP的核间通信方法

嵌入式应用中采用多处理系统所面临的主要难题是多处理器内核之间的通信。对Key-Stone架构TMS320C6678处理器的多核间通信机制进行研究,利用处理器间中断和核间通信寄存器,设计并实现了多核之间的通信。从系统的角度出发,设计与仿真了两种多核通信拓扑结构,并分析对比了性能。对设计多核DSP处理器的核间通信有一定的指导价值。     

Theoretical limitations of a Hopfield network for crossbarswitching

It has been reported through simulations that Hopfield networks for crossbar switching almost always achieve the maximum throughput. It has therefore appeared that Hopfield networks of high-speed computation by parallel processing could possibly be used for crossbar switching. However, it has not been determined whether they can always achieve the maximum throughput. In the paper, the capabilities and limitations of a Hopfield network for crossbar switching are considered. The Hopfield network considered in the paper is generated from the most familiar and seemingly the most powerful neural representation of crossbar switching. Based on a theoretical analysis of the network dynamics, we show what switching control the Hopfield network can or cannot produce. Consequently, we are able to show that a Hopfield network cannot always achieve the maximum throughput.     

Enhanced‐image‐quality raster‐scanning chipset using feedback‐control actuation

Abstract— A new raster‐scanning chipset which provides enhanced projection performance is presented. The design is novel in that it combines electrostatic and electromagnetic actuation methods, along with a unique feedback‐control scheme to produce SVGA and WVGA projected images. A micromirror, the actuators, and drive electronics are integrated into a small, power‐efficient system, a scanning chipset, to increase its reliability and manufacturability.     

基于多核构架的高速实时网络风险评估模型

针对复杂高速网络环境风险评估面临的性能瓶颈以及实时准确性低的问题,提出了多核构架的网络风险评估模型。该模型利用多核网络处理平台资源,提出了高速并行处理网络流量构架和实时入侵检测均衡算法。同时以人工免疫为基础,模拟了人体记忆细胞对外部抗原的免疫过程,采用克隆选择算法增扩抗体浓度,为实时风险评估提供理论依据。理论分析和仿真实验结果表明,该模型能够定量实时评估高速网络环境风险,能够保证处理性能和评估准确性。