芯片强度改进--减薄前划片+等离子包蚀刻

对于目前的多层芯片封装和IC卡, 不仅在组装工艺的提高良品率中要求芯片强度高, 而且在封装之后还要求有更好的使用期限。根据更薄晶圆的要求, 引入了消除晶圆减薄引起损伤的各种应力解除方法, 但在应力解除之后的划片中又引起了机械损伤, 通过这些方法不可能使芯片强度达到最大。因此, 我们开发了一种结合减薄前划片(DBG)的等离子蚀刻的应力解除方法。减薄前已完成划片工序的晶圆可在其底面和划切面同时用氟基蚀刻, 从而消除机械损伤。我们已能够通过比较经历过常规应力解除芯片来确认被改进芯片强度的平均、最小、最大值。可以预期这项技术将被用于提高今后将进一步扩展的IC卡(即信用卡, 身份证)的寿命要求。     

评估芯片多层布线薄膜层间黏合性能的新方法

芯片小型化和超薄化的趋势促使晶圆级封装(WLP)技术变得更为普及.由于金属及低介电材料叠层制造的芯片后段(BEOL)薄膜层间黏合特性对WLP的切割良率以及产品出厂后的可靠性有很大的影响.提出了一种新型的芯片整体黏合性能的评估方法——拉伸实验,包括样品选取规则,拉伸实验样品的制备,成功的拉伸实验判定准则,以及对断裂样品的断裂面及拉力强度的分析方法.有两种典型的芯片拉伸曲线分别对应了脆性断裂(断裂面位于金属层上方的SiO2薄层)和韧性断裂(断裂面基本在凸块工艺的聚酰亚胺层或与白胶的接触面).对WLP芯片来说,优化后的多层布线薄膜工艺需要在拉伸实验中得到韧性断裂的结果验证,确保晶圆切割时不会发生芯片多层布线薄膜层间剥离的问题.     

硅的深度反应离子刻蚀切割可行性研究

评估了使用深反应离子刻蚀工艺来进行晶圆的切割,用于替代传统的刀片机械切割方式。结果表明,使用深反应离子刻蚀工艺,晶圆划片道内的硅通过等离子化学反应生成气态副产物被去除,从而避免了芯片侧面的机械损伤。切割后整个晶圆没有出现颗粒沾污,芯片边缘没有崩角以及开裂等损伤。该工艺还可以适用于更窄的划片道切割要求。     

侧墙计量有望顺利迈入32nm节点

随着技术节点的进步,AFM、CD-SEM和散射测量等备用计量技术将不断地满足测量的要求随着半导体技术向32nm节点推进,特征尺寸扫描电子显微镜(CD-SEM)、散射测量(scatterometry)和原子力显微镜(AFM)等传统计量方案能否继续满足对工艺研发和控制至关重要的测量需求,这个问题引起了业界的关注。     

InP晶圆背面减薄工艺中翘曲度的控制与矫正

背面减薄是制备InP基光电子芯片的一道重要工艺。晶圆被减薄后失去结构支撑,会因应力作用产生剧烈形变,翘曲度大幅提高。严重的翘曲会使芯片可靠性降低甚至失效,应对晶圆的翘曲度进行控制和矫正。文章从“损伤层-翘曲度”理论出发,实验研究了晶圆厚度、粘片方式、研磨压力、磨盘转速、磨料粒径对翘曲度的影响。根据试验结果优化工艺参量,优化后晶圆的翘曲度降低了约20%;再通过湿法腐蚀去除损伤层,矫正已产生的翘曲,使晶圆的翘曲度降低约90%。优化减薄工艺降低损伤应力与湿法腐蚀去除损伤层分别是控制和矫正晶圆翘曲度的适用方法,可使翘曲度下降至之前的10%以内。     

半导体芯片中等离子损伤的解决方案

在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题。当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感。所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象。这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上。后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重。文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤。通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量。     

"魔法"激光划片-MAHOH

划片工艺概述划片工艺隶属于晶圆加工的封装部分,它不仅仅是芯片封装的核心关键工序之一,而且是从圆片级的加工(即加工工艺针对整片晶圆,晶圆整片被同时加工)过渡为芯片级加工(即加工工艺针对单个芯片)的地标性工序。从功能上来看,划片工艺通过切割圆片上预留的切割划道(street),将众多的芯片相互分离开,为后续正式的芯片封装做好最后一道准备。划片工艺的发展历程在最早期,人们通过划片机(Scriber)来进行芯片的切割分离,其过程类似于今天的手工划玻璃,用金刚刀在被切割晶圆的表面刻上一道划痕,然后再通过裂片工艺使晶圆沿划痕分割成单个芯…     

晶圆上测试射频系统级芯片的挑战(英文)

随着无线通讯产业推动芯片集成度的不断提高,系统级封装(SIP)和多芯片组件(MCM)被更多采用,射频系统级芯片(RF-SOC)器件的良品测试已成为一大挑战。这些器件与传统的单晶片集成电路相比,具有更高的封装成本,并且由于采用多个晶片,成品率较低。其结果是进行晶圆上综合测试的成本远超过最终封装后测试器件的成本。此外,一些IC制造商销售裸晶片以用于另一些制造商的SIP和MCM中,这就要求发货的产品必须是良品。以蓝牙射频调制解调芯片为例,讨论了RF-SOC器件良品晶片(KGD)的测试难点和注意事项。对此样品,除了在晶圆上进行射频功能测试的难点,还有同时发射和测量数字、射频信号的综合问题。此外对被测器件(DUT)用印制线路板布线的难点,包括晶圆探针卡的设置及装配进行探讨。还介绍了选择探针测试台、射频晶圆探针卡和自动测试设备(ATE)时需考虑的因素。并以晶圆上测试的系统校正,包括难点和测试方法,作为结尾。这颗蓝牙射频调制解调芯片的实际测试数据也会被引用,以佐证和加深文章中的讨论。     

晶圆级多层堆叠技术

随着5G和人工智能等新型基础设施建设的不断推进,单纯通过缩小工艺尺寸、增加单芯片面积等方式带来的系统功能和性能提升已难以适应未来发展的需求。晶圆级多层堆叠技术作为能够突破单层芯片限制的先进集成技术成为实现系统性能、带宽和功耗等方面指标提升的重要备选方案之一。对目前已有的晶圆级多层堆叠技术及其封装过程进行了详细介绍;并对封装过程中的两项关键工艺,硅通孔工艺和晶圆键合与解键合工艺进行了分析;结合实际封装工艺对晶圆级多层堆叠过程中的可靠性管理进行了论述。在集成电路由二维展开至三维的发展过程中,晶圆级多层堆叠技术将起到至关重要的作用。     

晶圆减薄过程TTV调整技术研究

晶圆背面减薄是集成电路后封装关键工艺,通过金刚石磨轮的磨削作用,对芯片背面的基体材料-硅材料去除一定的厚度,从而降低芯片厚度,改善芯片的散热效果,有利于后期的封装工艺。主要介绍了在晶圆减薄过程中的关键指标TTV 的影响因素,通过设备自动控制,进行工艺角度调整,能够减小晶圆TTV 值,从而提高晶圆磨削质量。     

基于GaAs背孔工艺监控研究

在GaAs背孔工艺制作中,通孔良率影响着后续溅镀、电镀金属层与正面金属互联,在该道关键制程中缺乏有效的监控方法。在背孔工艺中,采用FIB、SEM的方式对ICP蚀刻后的晶圆进行裂片分析,这无疑大大增加了研发成本,裂片分析也仅仅是当前晶圆的通孔良率,且分析孔洞数量有限,本身存在局限。提出在晶圆正面依次沉积Si3N4/PI/Si3N4=600 nm/1.6μm/800 nm,采用ICP蚀刻,蚀刻气体为Cl2/BCl3,在光学显微镜(OM)20倍率下便可观察到晶圆正面第一特征蚀刻通孔印记和印记尺寸较原始尺寸单边大10μm的第二通孔特征,该监控方式节省研发成本且统计良率直观,可及时反馈通孔良率,监控产品的可靠性、可再现性。     

美国开发一种新的砷化镓晶圆蚀刻法

正美国伊利诺大学(University of Illinois)实验室开发出一种以金属为蚀刻催化剂的砷化镓晶圆蚀刻法,这种蚀刻方法,其制造速度较传统的湿式蚀刻制程来得快、而成本又较干式蚀刻来得低,一旦该制程获得推广,可望有效推进用以生产太阳能砷化镓产品的商业应用技术。     

声表面波器件小型化工艺中芯片的测试与改进

晶圆芯片测试,依靠探针触点与芯片电极间的机械接触,实现机-电连接和信号转换,从而完成对器件的电参数测试。该文通过设计和加工微探卡的方式,针对探针与芯片接触触点少导致接地信号采集不完整,影响芯片测试时带内波动、芯片测试与成品测试结果差异大的难题,提出了低损耗声表面波(SAW)滤波器设计结构中模拟焊点引线的方式,通过采集芯片电信号,在频域内做测试,满足晶圆级封装(WLP)、芯片级封装(CSP)等封装工艺的检测要求,鉴别出在芯片粘在外壳前合格的芯片,同时监测参数的分布状态来保持前道工艺的质量水平,反馈芯片的合格率与不良率。     

国际视点

<正>技术3D减薄工艺和超薄芯片应对技术挑战晶圆减薄晶圆研磨和抛光工艺要达到一定要求,需采用耐用性较好的晶圆支架(晶圆盒),表1所示数据为富士通对在玻璃支架上完成研磨和抛光工艺后的晶圆测得的数据     

Shuttle Service大幅降低模拟及高端逻辑芯片的制造费用

目前可以低价格试制5个￣100个少量芯片的服务,即“ShuttleService”,受到了大家的关注。事实上,大型的晶圆代工厂,及一些可以提供高性能芯片的大型半导体厂商都相继推出了该项服务。对于有技术能力、但缺乏资金实力的设备厂家及半导体厂家的研究开发部门、小型设计公司、大学及各种研究机构而言,这种服务使他们能在实际的晶圆上验证自己的电路及设计思想。提供ShuttleService的公司会根据用户对最小加工尺寸和制造工艺的要求事先决定试制的日程,用户可通过代理公司预约晶圆上还没被其他用户预定的部分。预约后,在准备试制的2周前左右设定…     

基于硅基扇出(eSiFO?)技术的先进指纹传感器晶圆级封装工艺开发

传统的晶圆级芯片封装(WLCSP)是一种标准的扇入式封装结构。随着I/O数的增加,无法为重布线层(RDL)提供足够的区域。近年来,在芯片周围形成扇出区域的嵌入式封装技术发展起来,其具有I/O数目高、成本低、集成灵活、体积小等优点。晶圆扇出型封装(FOWLP)通常采用环氧塑封复合料(EMC),其面临翘曲、各层热膨胀系数(CTE)不匹配、成本高昂等难题。报道了一种全新的晶圆级嵌入式硅基扇出技术,名为eSiFO^?,其用于实现电容式指纹传感器封装。在这个创新的集成器件中,一个5.6 mm×1.0 mm的ASIC芯片被减薄到90μm,然后嵌入到硅基槽中重建一个新的晶圆。在整个工艺过程中,金属的覆盖面积达80%以上,但晶圆的翘曲小于2 mm。整个晶圆级封装工艺使用了10个掩模版,其产品良率达到98%。该产品通过了包括预处理测试、温度循环(TCT)测试、高加速温湿度应力试验(u-HAST)和高温贮存试验(HTST)在内的标准可靠性测试。     

什么是"邦定"

邦定是英文“bonding”的译音，是芯片生产工艺中一种打线的方式，一般用于封装前将芯片内部电路用金线与封装管脚连接。一般bonding后(即电路与管脚连接后)用黑色胶体将芯片封装，同时采用先进的外封装技术COB(Chip On Board)。这种工艺的流程是将已经测试好的晶圆植入到特制的电路板上，然后用金线将晶圆电路连接到电路板上，再将融化后具有特殊保护功能的有机材料覆盖到晶圆上来完成芯片的后期封装。     

一种MEMS陀螺晶圆级真空封装工艺

为了提高MEMS陀螺的品质因数(Q值),提出了一种晶圆级真空封装工艺。先在陀螺盖帽晶圆上刻蚀出浅腔,然后在浅腔结构上制备钨(W)金属引线,再通过PECVD工艺淀积介质层,在介质层上制备钛/金(Ti/Au)键合环,最后将盖帽晶圆与制备好的结构晶圆完成金硅共晶键合,并利用吸气剂实现晶圆的长久真空封装。经测试,采用本方案的封装的气密性与金属层厚度紧密相关,调整合适的金属层厚度后可使真空泄漏速率小于2.0×10-12 Pa·m~3·s-1。此外,设计了一种特殊的浅腔阵列结构,该结构将金硅键合强度从小于20 MPa提升至大于26 MPa,同时可防止键合时液相合金向外溢流。对陀螺芯片的性能测试表明,该真空封装工艺简单有效,封装气密性良好,Q值高达168 540,满足设计指标要求。     

用于3D集成中的晶圆和芯片键合技术(英文)

3D集成技术包括晶圆级、芯片与晶圆、芯片与芯片工艺流程,通过器件的垂直堆叠得到其性能的提升,并不依赖于基板的尺寸和技术。所有的报道均是传输速度提高,功耗降低,性能更好及更小的外形因素等优势使得这种技术的名气大振。选择晶圆或芯片级集成的决定应基于几个关键因素的考虑。对于不同种类CMOS、非CMOS器件间的集成,芯片尺寸不匹配引发了衬底的变化(如300mm对150mm).芯片与晶圆或芯片与芯片的堆叠也许是唯一的选择。另外,当芯片的成品率明显地不同于晶圆与晶圆键合方法时,在堆叠的晶圆中难以使确认好芯片的量达到最大。在这种情况下,应将一枚或两枚晶圆划切成小芯片并仅将合格的芯片垂直地集成。只要适当地采用晶圆与晶圆键合工艺便可实现高成品率器件同类集成。晶圆间键合具有最高的生产效率,工艺流程简便及最小的成本。满足选择晶圆级或芯片级工艺总的工艺解决方案应结合对准和键合细节来考虑决定最终的设备选择和工艺特性。所有这些工艺的论证证实对于多数产品的制造3D集成是可行的,而且有些也已成为生产的主流。     

0.13μm铜互连工艺鼓包状缺陷问题的解决

传统集成电路制造工艺主要采用铝作为金属互连材料,但是随着晶体管尺寸越来越小,在0.13μm及以上制程中,一般采用铜大马士革互连工艺来提高器件的可靠性。铜互连工艺中需要用氮化硅作为穿孔图形蚀刻的阻挡层,由于氮化硅材质具有很强的应力,再加上制程中的热反应和蚀刻效应就会造成氮化硅层从界面掀起从而形成一种鼓包状缺陷(bubble defect)。文章通过调整并控制铜金属连线层间氧化电介质层的蚀刻速率,改变有机介质层(BARC)的沉积方法,以及改进产品的电路设计的检验规则,从而解决鼓包状缺陷的产生,降低产品芯片的报废率,提高产品的良率。